基于ADF4001的鎖相頻率合成電路設計

摘 要：本文以鎖相環芯片ADF4001BRU為核心，利用CPLD芯片XCR3064XLVQ44控制ADF4001BRU輸出，與環路濾波器和壓控振蕩器共同構成鎖相頻合電路，設計實現了一32.768MHz的正弦波輸出。

關鍵詞：ADF4001BRU；鎖相環；CPLD

中圖分類號：TN74 文獻標識碼：A 文章編號：2096-4706（2018）04-0055-02

Abstract：In this paper，the PLL chipADF4001BRU as a core，CPLD chip XCR3064XLVQ44 control ADF4001BRU output，jointly phase-locked loop filter and voltage controlled oscillator constitute frequency synthesizer circuit，implementing a 32.768MHz sine wave output.

Keywords：ADF4001BRU；phase-locked loop；CPLD

0 引 言

在無線通信系統接收端，通常要求接收到的射頻信號經下變頻后輸出的音頻信號頻率穩定度達到10-7以上，這就要求與射頻信號進行混頻的信號精度高、穩定性好。當前通常使用鎖相環（PLL）芯片構成頻率合成電路來實現。本文介紹了以ANALOG DEVICES公司的鎖相環芯片ADF4001BRU為核心器件，利用CPLD進行信號控制構成的頻率合成電路，輸出一個單頻點、穩定度和精度良好的信號。

1 總體設計方案

設計目標為實現一個32.768MHz的單頻點信號，頻率穩定度為10-8級別，幅度大于等于7dBm，偏離中心信號500kHz范圍內雜散信號抑制在60dB以上，在頻偏100KHz處測得相噪≤-115dBc/Hz。

電路設計簡圖如圖1所示，鎖相環電路主要由10MHz高精度恒溫晶體振蕩器、鎖相環芯片ADF4001BRU、環路濾波電路、32.768MHz壓控振蕩器（VCXO）、緩沖放大電路等組成。

為實現頻率穩定度為10-8級別的信號，本設計的基準頻率采用頻率穩定度為10-8的10MHz恒溫晶體振蕩器輸出的信號。

2 關鍵電路設計

2.1 鎖相環設計

ADF4001BRU是ANALOG DEVICES公司生產的一款單片集成的射頻PLL芯片，可用來作為要求極低噪聲、穩定基準信號的PLL的時鐘源，它由低噪聲數字鑒頻鑒相器（PFD）、精密電荷泵、可編程參考分頻器和可編程13位N分頻器組成。

如圖1所示，VCXO輸出頻率32.768MHz給ADF40 01BRU，經過分頻（÷2048）得到一個頻率fv，基準頻率10MHz信號輸出給ADF4001BRU后經過分頻（÷625）得到一個基準頻率fr，fv在鑒相器與基準頻率fr進行比較。當fv=fr時，鑒相器輸出一個很窄的脈沖，經由環路濾波器平滑后送到VCXO，保持頻率不變；當fvfr時，鑒相器輸出一個負脈沖，使VCXO壓控端電壓下降，降低輸出頻率。在環路鎖定時，VCXO的輸出頻率鎖定。

ADF4001BRU分頻公式為：FVCO=N/R*FREFIN

式中，FVCO為鎖相環輸出頻率，FREFIN為基準頻率，R為14位可編程參考分頻器的分頻比，分頻比為1～16383；N為13位程序分頻器的分頻比，分頻比為1～8191。

在本設計中，基準頻率為10MHz，要求鎖定輸出信號為32.768MHz，設定R=625，N=2048。

2.2 環路濾波電路設計

在鎖相環電路設計中，環路濾波器的參數選擇至關重要，環路濾波電路可以濾除由鎖相環芯片輸出的誤差電壓中的高頻分量和噪聲。本設計采用AD公司的ADSIM軟件進行參數設置和仿真，并在實際電路調試中不斷微調器件參數，參數設計不當時頻譜會翹起，本設計由電阻、電容組成，參數設置如圖2所示。

2.3 CPLD端口定義

電路CPLD芯片XCR3064XLVQ44的端口管腳中，TCK、TDI、TDO、TMS定義為程序加載端口。P2、P3、P4管腳分別對應于ADF4001BRU的LE（使能腳，低電平有效）、DATA（數據腳）、Clock（時鐘輸入腳，上升沿有效）。CPLD向DATA輸出24位頻率控制字，低兩位為地址位，00代表設置R分頻器，01則是設置N分頻器；高19位是數據位，在Clock信號沿下逐位輸給鎖相環芯片。

3 電路設計輸出

利用Candence軟件繪制電路圖，電路經DRC檢查后，生成網表，導入PCB編輯器中。考慮到信號干擾問題，本設計采用四層板，分別是TOP層、GND層、VCC層和BOTTOM層。

印制板加工并裝配器件。初調時，先用萬用表檢查是否有器件焊接短路，其次檢查電壓是否正常。

利用頻譜分析儀測量調試后的單板，看是否輸出32.768MHz的信號。為了更好地觀察信號的雜散現象，設置頻譜分析儀的中心頻率為32.768MHz，SPAN為1MHz，輸出頻譜如圖3所示，信號幅度為10.96dBm，偏離中心信號500kHz范圍內雜散信號均被抑制在70dB左右，滿足使用要求。

進行相位噪聲測試，儀表選用底噪較好的噪聲儀安捷倫E4443A，將單板和儀表良好接地后，設置噪聲儀SPAN=200KHz，在頻偏100KHz處測得相位噪聲≤-115dBc/Hz，滿足目標。

4 結 論

本文講述了以鎖相環芯片ADF4001BRU為核心的電路設計，實現了單頻點32.768MHz的信號輸出，信號幅度、穩定度、相位噪聲符合需求。該電路結構簡單，功耗少，體積小，便于調試，在無線通信系統中得到廣泛應用。

參考文獻：

[1] 遠坂俊昭.鎖相環（PLL）電路設計與應用 [M].何希才，譯.北京：科學出版社，2006.

[2] 張雪.基于ADF4351低噪聲頻率合成器設計與實現 [J].科技展望，2015.

[3] 李頁瑞.基于ADF4350鎖相頻率合成器的頻率源設計與實現 [J].電子技術應用，2016.

作者簡介：董小麗（1985-），女，漢族，河南濮陽人，通信工程師，射頻電路設計師，哈爾濱理工大學碩士研究生。研究方向：射頻電路設計。