一種基于每周期兩位轉換的流水線逐次逼近ADC

何沁

摘要：隨著半導體制造工藝的革新與芯片供電電壓的下降，高性能的模數轉換器設計面臨新的挑戰。傳統的逐次逼近SAR模數轉換器與流水線Pipelined模數轉化器難以實現高轉化速率、高精度與低功耗的性能指標，常常需要犧牲某個指標來滿足其他要求。針對傳統模數轉換器電路結構在精度、轉換速率以及功耗方面的不足之處，提出了一種基于每周期兩位轉化的流水線逐次逼近12位5兆的ADC，采用兩級流水線結構，第二級采用每周期兩位量化的SAR模數轉換器實現，可以充分利用輸入電壓幅值較小的特點，實現整體電路性能的優化，最終可在5兆的采樣速度下達到前仿11.63位的有效位數。

關鍵詞：逐次逼近SAR；模數轉換器；流水線Pipelined；模數轉化器；每周期兩位轉換

0 引言

近年來，計算機、通信和多媒體技術飛速發展，全球高新領域的數字化程度不斷加深，在許多電子系統中都需要用到模數轉換器來將電壓、電流等模擬信號轉化為數字編碼后再進行處理，以利用大規模數字集成電路強大的數據處理能力。

隨著半導體制造工藝的革新與芯片供電電壓的下降，高性能的模數轉換器設計面臨新的挑戰。文獻[1]中表明傳統的逐次逼近SAR模數轉換器與流水線Pipelined模數轉化器難以實現高轉化速率、高精度和低功耗的性能指標，常常需要犧牲某個指標來滿足其他要求。

傳統的SAR模數轉換器由比較器、數模轉化器和數字控制邏輯組成[2]。數字控制邏輯根據比較器的輸出結果依次決定輸出編碼每一位的值。利用逐次逼近的二分算法方式每次轉化都需要N個量化周期，經歷N次比較，其轉換速率受到了很大的限制[3]。除此之外，傳統的SAR模數轉換器只利用了比較器輸出的電壓比較結果而忽略了比較器可以提供的其他信息，使得每次量化只能單位進行，這也嚴重限制了SAR模數轉換器的轉換速率[4]。

傳統的流水線Pipelined模數轉化器屬于多級轉換器[5]，每一級都有采樣保持電路，并有一個級間放大器對本級的量化余量進行放大，再輸出給后級作進一步的量化。采樣保持電路使得在一個周期內只需每個流水線級分別完成量化與殘差放大，而無需整個轉換器一次性完成轉化，因此轉換速率不會隨著級數的增加而下降，但由于需要用到增益精確的級間放大器，整體功耗較大，特別是在低壓短溝道的先進工藝下，實現高增益的運算放大器用以設計增益穩定的反饋網絡顯得更加困難[6]。

針對傳統模數轉換器電路結構在精度、轉換速率以及功耗方面的不足之處，本文提出了一種基于電壓域與時域結合量化的流水線逐次逼近的12位5兆的ADC，采用兩級流水線結構，第二級采用電壓域與時域結合量化的SAR模數轉換器實現，可以充分利用輸入電壓幅值較小的特點，實現整體電路性能的優化。

1 原理分析

為了實現ADC電路的整體性能提高，采用的基于電壓域與時域結合量化的流水線逐次逼近ADC包括第一級ADC、第二級ADC和級間單位增益緩沖器。

1.1 系統架構

相較于傳統結構，提出了一種具有創新性的整體系統架構，如圖1所示，包括第一級傳統SAR ADC，第二級電壓域與時域結合量化SAR ADC和單位增益緩沖器，第一級SARADC的輸入端連接輸入信號，其第一級輸出端輸出ADC的高位量化結果，第二級輸出端輸出ADC的低位量化結果，第一級量化結果和第二級量化結果作為最終輸出碼字依次編碼后得到最終量化結果。

第二級每周期兩位量化的SAR ADC如圖2所示，包括時域基準的模數轉換器、電壓域基準的模數轉換器和數字邏輯控制模塊。時域基準的模數轉換器（圖2中201）包括第一比較器和N位的第一電容陣列，第一電容陣列上極板分別連接第一比較器的正負輸入端，電容下極板通過開關連接地電位、共模電位或基準電位。電壓域基準的模數轉換器（圖2中202）包括第二比較器和N位的第二電容陣列，第二電容陣列上極板分別連接第二比較器的正負輸入端，電容下極板通過開關連接地電位、第二級ADC的輸入信號或基準電壓。數字邏輯控制模塊的輸入連接第一比較器和第二比較器的輸出端，其輸出作為第二級ADC的量化結果輸出。

1.2 量化過程分析

如圖3所示的時序圖，本論文敘述的ADC通過兩級流水線的方式實現量化，每一級ADC為逐次逼近模數轉換器。第一級ADC按照傳統SAR的工作方式進行逐次逼近，每個周期量化1位，經歷采樣、量化和緩沖保持的過程。第二級ADC利用電壓域與時域相結合的方式實現每個周期量化2位，提高了電路轉換的速率。第一級ADC和第二級ADC通過流水線的工作方式實現了在同時間內的量化，提高了整體的轉換速率，本文中采用兩級SAR而不是整體流水線的實現方式，考慮到SAR模數轉化器的低功耗特性，這也會降低整個電路的功耗。輸入信號經過第一級量化，信號的幅度在逐次逼近中不斷減小。與此相對應的比較器的輸出延時隨著比較器輸入電壓幅值的減小而呈指數增大，而比較時間隨幅值的變化差異越大，比較的精度也越高。利用這樣一個特性，不需將第一級量化后的殘差電壓進行放大，只需級聯一個單位增益緩沖器將第一級的輸出電壓傳遞到第二級作為輸入電壓即可，這進一步降低了整體電路功耗以及提高了線性度。

本文中第一級ADC采用4位有效位數的模塑轉換器，而第二級ADC采用8位精度的模數轉換器來實現5兆的轉換率。值得說明的是，第二級ADC中電壓域基準模數轉換器的連接方式與傳統SAR模數轉換器的連接方式一致，而時域基準模數轉換器的最高位電容下極板始終接地電位，相應的第三位、第五位、第七位電容下極板也始終接地電位，除此之外的其他電容下極板會通過開關分別連接基準電壓、地電位和共模電位，這個數模轉換器的作用是在量化過程中順序地提供1/4VREF、1116VREF、1/32VREF、1/64VREF的電壓幅值。以第一次量化來具體說明，如圖4所示，第一比較器的每一位輸出結果包含兩位信息，一位是輸入電壓與參考電壓的比較結果，另外一位是與輸入電壓大小相關的輸出延時時間1。當增加一個相同的第二比較器，輸入電壓差為每個周期的參考電壓的1/4時，第二比較器的輸出時間延時0就是每個比較周期的基準時間。將該時間與第一比較器的延時時間1做比較可以判斷第一比較器的輸入電壓壓差與1/4VREF的大小關系，從而將每次量化分為4個區間，完成兩位的量化。

2 仿真驗證

通過對該ADC進行仿真，基于TSMC 65 nm工藝，通過Caden ce軟件驗證。

圖5為輸入正弦信號時電路的輸出結果?？梢钥闯?，輸出的量化結果呈現為階梯狀的正弦信號，與輸入信號的周期性大致相同。對輸出結果進行采樣取點再做FFT分析可得到如圖6所示的ADC整體性能，有效位數ENOB可達到11.63位，無雜散動態范圍SFDR可達到85.8 dB，信號噪聲失真比SNDR為72.8 dB。

表1為各個工藝角下電路的相關數據。由表中數據可見，ADC的有效位數在各個工藝角下都可以達到11位以上，最差的ss角下也為11.24位。

由仿真驗證可知，在各個工藝角下該ADC電路正常工作，可在5兆的采樣速度下實現模數轉換功能并且達到高于11位的有效位數。

3 結論

在TSMC工藝下，實現了一種基于電壓域與時域結合量化的流水線逐次逼近12位5兆的ADC的設計。由電路的仿真驗證結果可知，電路功能正常，符合設計目標。該電路的在tt工藝角下可達到11.63位的有效位數。該電路采用TSMC工藝，可集成于芯片內部，實現模擬信號對數字信號的轉換。

參考文獻：

[1]Z. Cao， etal.， "A 32 mW l.25 GS/s 6b 2b/Step SAR ADC in 0.13 μ mCMOS，" IEEE J. Solid-State Circuits， vol. 44， no. 3， pp. 862 - 873， Mar.2009.

[2]H.Hong， et al.， "26.7 A 2.6b/cycle-Architecture-Based 10b 1.7GS/s 15.4mW 4x-Time-Interleaved SAR ADC with a Multistep HardwareRetirement Technique，" IEEE ISSCC Digestof Technical Papers， pp. 470 - 472， Feb. 2015.

[3]L. Kull et al.， "A 3.1 mW 8b 1.2 GS/s single-channel asynchronous SAR ADC with alternatecomparators for enhanced speed in 32 nm digital SOl CMOS，" IEEE J. Solid-State Circuits，vol. 48， no. 12， pp. 3049 - 3058，Dec. 2013.

[4]F.Ren，D. Markovic， "A configurable 12-to-237 KS/s 12.8 rnW sparseapproximation enginefor mobile ExG data aggregation，' in Proc. IEEE ISSCC， 2016， pp. 68 - 78.

[5]M.Trakimas， R. D. Angelo， S. Aeron， T Hancock， and S. Sonkusale， "A compressedsensing analog-to-inforrnation converter with edge-triggered SAR ADC core，" IEEE Trans.Circuits Syst. l， Reg. Papers， vol. 60， no. 5，pp. 1135 - 1148， May 2013.

[6]M. Saberi and R. Lotfi， "Segmented Architecture for Successive Approximation Analog-to-Digital Converters，" Very Large Scale Integration （VLSI） Systems， IEEE Transactions on， vol.22， no. 3， pp. 593 - 606，March 2014.