基于FPGA的航姿測量單元設計與實現

仵松頎 李爭平 陳雷 袁明芊

摘 要：航姿測量單元通過感知機體三軸角速度和加速度信息，融合磁傳感器輸出的磁航向、磁通量信息及備份飛行顯示器輸出的空速信息解算得出飛機航向、姿態信息，采用FPGA作為航姿測量單元的主控制器以實現復雜的通信和控制。試驗結果表明，采用FPGA作為系統的主控制器，達到了預期的設計要求，克服了通用處理器的弊端。

關鍵詞：FPGA；航姿測量單元；現場可編程門陣列；通訊和控制

中圖分類號：TP732 文獻標識碼：A 文章編號：2095-1302（2018）07-00-03

0 引 言

目前可編程邏輯器主要分為兩類：復雜可編程邏輯器件（Complex Programmable Logic Device，CPLD）和現場可編程邏輯器件（Field Programmable Gate Array，FPGA）。FPGA 的運行速度快，管腳資源豐富，易實現大規模的系統設計，有大量的軟核可用，便于二次開發。應用FPGA作為主控制芯片可完成系統的整體控制，實現復雜的控制邏輯，應用于各類航空電子設備，具有重要的現實意義。

1 航姿測量單元功能與結構

航姿測量單元應用光纖陀螺感知載體角速度[1]，并計算航向角和姿態角，應用石英撓性加速度計感知載體加速度信息。應用加速度信息進行姿態角初始對準，同時補償陀螺漂移帶來的姿態角誤差[2]，與磁傳感器交聯，應用磁傳感器輸出的磁航向角獲得初始航向角，應用磁通量對航向角進行修正；內置溫度傳感器，實現對加速度信息的溫度補償；內置數模轉換用DS模塊，實現航向、姿態信息的模擬輸出和接收ARINC407格式的無線電羅盤信息；與備份飛行顯示器交聯，將航向、姿態信息輸出至備份飛行顯示器進行航姿顯示。航姿測量單元的組成及外部交聯關系如圖1所示。

1.1 航姿板

航姿板采用基于FPGA+DSP的架構，FPGA為航姿測量單元的核心控制芯片，重點在于保障通訊的實時性和可靠性。其實現DSP的啟動控制，數據的高速采集和解算航姿[3]。航姿板硬件組成如圖2所示。

1.2 加表采集板

加表采集板主要完成模數轉換功能，即將加表輸出的電流信號轉換為航姿板FPGA可采集的頻率信號。加表輸出為電流信號，范圍-5～5 mA，對應的加速度值為-5～5 g。加表采樣板原理如圖3所示。

2 航姿測量單元FPGA設計與實現

航姿測量單元FPGA功能組成框如圖4所示。FPGA實現的功能主要包括兩部分：數據接收和數據發送。

2.1 陀螺數據接收模塊

陀螺數據接收模塊又分為UART模塊和數據解包模塊。UART模塊采集原始陀螺數據包，數據解包模塊根據通訊協議對陀螺數據包進行解析，提取幀序、溫度、角速度等。接收陀螺數據流程如圖5所示。

2.2 磁羅盤數據接收模塊

磁羅盤數據接收模塊接收磁羅盤的磁航向、磁通量等信息，并定時發送給DSP進行航向解算。其通訊頻率為50 Hz，波特率為38 400 bit/s。

2.3 備份飛行顯示器數據接收模塊

備份飛行顯示器數據接收模塊接收空速信息，并定時發送給DSP進行航姿解算。其通訊頻率為50 Hz，波特率為

115 200 bit/s。

2.4 航姿板DSP數據的接收模塊

當DSP接收到FPGA的中斷標志后，進入中斷處理程序尋址FPGA，讀取數據進行航姿解算，解算后重新尋址FPGA，將航姿數據發送給FPGA。FPGA與DSP接口關系如圖6所示。

2.5 無線電羅盤數據接收模塊

無線電羅盤的無線電方位角信息通過DS板發送給航姿測量單元中的FPGA。

2.6 加表數據采集模塊

加表數據采集模塊采集加表采集板輸出的頻率信號，頻率信號為方波。頻率信號時序如圖7所示。壓頻轉換關系如

圖8所示。對應的頻率參數見表1所列

由圖8可知，電壓、頻率轉換關系見式（1）：

其中：V為電壓，單位為V；fOUT為頻率，單位為Hz。頻率、加速度信息轉換關系見式（2）：

由于脈沖采集時間間隔為10 ms，采集精度為1個脈沖時，對應的脈沖頻率為100 Hz，由式（2）可知，頻率為100 Hz的脈沖信號解算后對應的加速度計值為0.833 mg，在硬件電路完成后，加速度值的采集精度取決于輸出頻率信號的采集

精度。

本文采用測周、測頻相結合的方法實現脈沖信號的采集[5]，從而最大限度的減小了量化誤差，提高了頻率信號采集的精度。頻率信號采集時序如圖9所示采集流程如圖10所示。

期；f0為用于采集非整周期脈沖數的細分脈沖，本設計頻率應用100 MHz；nx為T0周期內第一個脈沖到來前的非整周期脈沖數；ny為T0周期內最后一個脈沖到來后的非整周期脈沖數；頻率信號采集流程如圖10所示。

2.7 溫度數據采集模塊

溫度傳感器DS18B20為1線總線傳感器，由一根總線完成控制和數據傳輸，由總線高低電平時間完成I/O的數據傳輸，節省了硬件資源。

2.8 數據發送模塊

航姿測量單元FPGA軟件定時10 ms按照不同的通訊協議分別給相應的設備發送相應的數據，可以分為DSP中斷產生模塊、維修自檢發送模塊、DSP讀數據模塊、顯示器數據發送模塊、DS板數據發送模塊。

2.9 啟動DSP模塊

采用FPGA控制 DSP啟動，FPGA可靈活控制DSP的啟動時序，當一次啟動DSP不成功時，FPGA可以重新啟動DSP。

2.10 數據鎖存

為了滿足本項目的需要，我們選擇了雙端口模塊RAM來存儲信息。雙端口RAM界面如圖11所示。

3 試驗驗證

（1）針對陀螺數據接收模塊進行了詳細的功能測試，長時間測試結果表明陀螺數據接收模塊實時、可靠；

（2）在振動環境下將航姿測量單元接收的陀螺數據與浙大專用采集設備采集的陀螺數據進行一一比對，結果表明航姿測量單元的陀螺數據接收準確，沒有丟失數據幀；

（3）針對航姿測量單元的航姿板FPGA進行了功能測試，所有通訊功能實時、可靠；

（4）航姿測量單元的航姿板已經由北航軟件測評中心完成了軟件三方測試，功能完整正確；

（5）航姿測量單元經試飛驗證，功能齊備、航姿輸出實時、準確。

以上試驗結論表明，航姿測量單元FPGA設計完全滿足了設計需求，安全、可靠。

4 結 語

本文針對航姿測量單元硬件交聯關系復雜、通訊實時性和可靠性要求高的特點，采用FPGA作為主控制器，設計了航姿測量單元FPGA軟件。經試飛驗證和功能測試表明，航姿測量單元FPGA設計功能齊備、實時性好、可靠性高。

參考文獻

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