1mW多通道12位逐次逼近型（SAR A/D）轉換器

劉紅兵

（湖南鐵道職業技術學院，湖南株洲，412001）

1 體系架構

所提到的SAR ADC由一個MUX、一個采樣保持電路、一個比較器、一個數模轉換器（DAC）、SAR和控制邏輯電路。MUX由SEL [3:0]信號控制以靈活選擇8個通道的輸入信號。單位增益緩沖器緊隨其后以保證輸入信號足夠增益和電流驅動力。

1.1 最佳電源電壓

圖1 (a)ADC體系結構

圖1 (b)轉換波形

對于減小數字電路的功耗來說，降低供電電壓是一個有效的策略。然而在噪聲、錯配、有限開關電阻和失真存在條件下，模擬電路的功耗隨著減小的供電電壓傾向于增加。合計最宜供電電壓出現在800 mV時。但是在加偏壓時，堆疊的pMOS和nMOS二級管結構頻繁出現。很難保持所有的MOS運行在飽和區域。類似的，模擬傳輸開關的電導系數在低電壓供電時大幅減少并引起信號失真。

考慮到上述所有因數，1.8V電壓被選擇作為SAR ADC的電源供應以保證線路可靠性并降低ADC的功耗。

1.2 轉換計劃

圖2 運算放大器

單通道12位ADC的轉換計劃如1(b)所示。1個轉換需要14個時鐘周期。ADCEN啟用后，ADC開始在第一個時鐘周期采樣。采樣過程中，一個單位增益緩沖器被用來給CHOLD電容器充電。采樣后，充電線路關閉，電荷被CHOLD保持以用于轉換。ADC在第2時鐘周期到第13時鐘周期內將模擬信號轉換為數字信號。在第14時鐘周期內，轉換結束(EOC)信號頻率很高，轉換后的數據被發送到鎖存器。系統可以根據EOC信號閱讀轉換結果。在第15個時鐘周期時，ADC進入另外一個轉換。

2 電路設計與分析

2.1 運算放大器

為采樣到全范圍輸入信號，一個帶有軌到軌輸入電壓范圍的運算放大器(OP)被用來作為單位增益緩沖器。其能通過配置一個N-channel和一個P-channel的平行差分輸入對來取得。一個帶有AB輸出級別的折疊級聯放大器緊隨其后以得到高增益和大電流驅動力。米勒補償在折疊級聯放大器和AB類輸出級之間被采用以保持足夠的相位裕度。

2.2 比較器

對于逐次逼近型ADC的設計，高性能的比較器是其中一個關鍵組件。比較器對將LSB電壓附近的微小輸入解析為完全的數字值負責。在這一角色中其有著巨大的增益、速度和敏感度的要求。比較器由三級放大器組成。為維持ADC一個高的輸入信號擺幅范圍，一個軌對軌運算放大器被用在比較器的第一級。一個對稱折疊級聯放大器被用在第二級來保證比較器的高增益(＞74 dB)和高速度(＜ 100 ns)。比較器的第三級是兩個用來將模擬波性整流成數字信號的逆變器。該結構有著更高的增益、更低的設計難度，并且提高了ADC的性能。

2.3 DAC電路

從簡單到復雜的，存在有多種多樣的DAC體系架構，每一種均有其優點。電壓分壓、電流導引以至于電荷縮比均能用來將數字值描繪為模擬量。其必須仔細篩選因為采樣率和分辨率受限于在反饋環中DAC的采樣率和分辨率。一個帶有串聯電阻插入的電壓分壓電路被使用。 盡在整個電壓分壓中多晶硅電阻器才被使用。該結構有很好的匹配特性并能保證線性關系。即使是多晶硅電阻器在制造時電阻改變，非線性問題也不會出現。同時，帶有串聯電阻插入的DAC非常適合低電壓和高分辨率應用。

3 實現與結果

針對所提到的SAR ADC的功能及規范要求，嚴格的仿真測試已由HSPICE完成。ADC按照0.18 μm 2P4M CMOS工藝制造。有效電路尺寸為0.3 mm×0.35 mm。所制造的ADC性能如表1所示。可見其有著良好的性能表現并且適合低壓和低成本設備。

圖3 比較器原理圖

表1 A/D轉換器性能參數

4 結論

用第一次0.18μm 2P4M CMOS工藝制造的8通道12位SAR A/D轉換器(ADC)已如上所示。ADC占有面積為0.3 mm×0.35 mm。其最大采樣率為140KSPS。低電壓顯著減小了ADC的總功耗。串聯電阻器的插入杠桿性的使其獲得了良好的匹配特性和線性關系，其適用于低電壓低成本應用。