通用高精度時(shí)鐘同步單元的設(shè)計(jì)方案

張園園，吳 寧，周 磊，周 芳，葛 芬

(1. 南京航空航天大學(xué) 電子信息工程學(xué)院,江蘇 南京 211106；2. 揚(yáng)州大學(xué) 信息工程學(xué)院,江蘇 揚(yáng)州 225127)

0 引言

高精度同步時(shí)鐘裝置在電力系統(tǒng)故障錄波、靶場時(shí)統(tǒng)和地震監(jiān)測等諸多測量系統(tǒng)中得到了廣泛的應(yīng)用[1- 4]。該類裝置通常使用全球定位系統(tǒng)(GPS)接收機(jī)作為同步時(shí)鐘參考源，當(dāng)GPS信號受到干擾而不穩(wěn)定時(shí)，使用高精度晶振進(jìn)行本地守時(shí)[5]。目前，對于同步時(shí)鐘裝置的研究主要集中在對GPS秒脈沖隨機(jī)誤差和晶振頻率漂移的抑制[6]。文獻(xiàn)[7]中利用時(shí)間差預(yù)設(shè)補(bǔ)償法產(chǎn)生精度為300 ns的同步時(shí)鐘信號。文獻(xiàn)[8]中使用均值法抑制GPS秒脈沖的隨機(jī)誤差，產(chǎn)生精度為100 ns、守時(shí)漂移為500 ns/h的同步時(shí)鐘信號。文獻(xiàn)[9-12]根據(jù)數(shù)字鎖相環(huán)原理，通過對GPS秒脈沖的跟蹤鎖定，在本地維持一個(gè)接近理想秒脈沖的同步信號，從而實(shí)現(xiàn)高精度同步時(shí)鐘信號的產(chǎn)生?，F(xiàn)有的同步時(shí)鐘裝置設(shè)計(jì)方案在精度上已達(dá)到較高的水平，但仍存在著一些不足，如通過較高的現(xiàn)場可編程門陣列(FPGA)主頻提高同步時(shí)鐘精度，導(dǎo)致所設(shè)計(jì)的系統(tǒng)無法滿足時(shí)序約束，抗干擾能力低，難以實(shí)用[13]；采用FPGA+CPU的硬件設(shè)計(jì)架構(gòu)，增加了系統(tǒng)的硬件復(fù)雜度和設(shè)計(jì)成本，缺乏通用性。

近年來，隨著PULPino、Rocket等一批性能優(yōu)異的開源處理器的出現(xiàn)以及ARM公司對Cortex-M0和Cortex-M3內(nèi)核的免授權(quán)處理，基于開源處理器在FPGA中定制片上系統(tǒng)(SoC)已經(jīng)成為嵌入式系統(tǒng)一種新的設(shè)計(jì)模式[14]。這種設(shè)計(jì)可以融合FPGA和CPU各自的優(yōu)勢并有利于減小系統(tǒng)面積。同時(shí)，當(dāng)芯片需求較大時(shí)，可直接將現(xiàn)有設(shè)計(jì)投入供專門應(yīng)用的集成電路(ASIC)的生產(chǎn)，進(jìn)一步提高性能?！?br>