基于Arria10的高速Serdes接口設計

杜冰馨，吳海洲

(中國電子科技集團公司第五十四研究所，河北 石家莊 050081)

10.3969/j.issn.1003-3114.2018.01.21

杜冰馨,吳海洲.基于Arria10的高速Serdes接口設計[J].無線電通信技術,2018,44(1):99-102.

[DU Bingxin,WU Haizhou.Design of High-speed Serdes Interface Based on Arria10 [J].Radio Communications Technology,2018,44(1)：99-102.]

基于Arria10的高速Serdes接口設計

杜冰馨，吳海洲

(中國電子科技集團公司第五十四研究所，河北 石家莊 050081)

隨著航天測控技術的飛速發展，系統傳輸速率成為了限制系統整體性能的關鍵因素之一。Serdes接口以其傳輸速率高、抗干擾能力強、功耗低等優點，迅速成為高速傳輸接口發展的主流。針對串行鏈路速率及帶寬不斷提高的問題，提出了一種基于Arria10 FPGA芯片的高速Serdes接口模塊的設計方案。通過板間的高速數據傳輸實驗，使用Transceiver Toolkit驗證了經過PMA參數優化后的單路10 Gbps的傳輸速率以及最高768 Gbps的總傳輸帶寬，解決了高速傳輸系統對傳輸帶寬要求高的問題，為系統實現高速數字開關矩陣的設計提供了技術支持。

高速Serdes接口；Arria10；Transceiver Toolkit；PMA參數；數字開關矩陣

TN911

A

1003-3114(2018)01-99-4

發稿日期：2017-11-08

國家高技術研究發展計劃(863計劃)項目(2013AA122101)

DesignofHigh-speedSerdesInterfaceBasedonArria10

DU Bingxin,WU Haizhou

(The 54th Research Institute of CETC,Shijiazhuang 050081,China)

Nowadays,with the rapid development of TT&C technology,system transmission rate becomes one of the key factors that restrict the overall system performance.Furthermore,Serdes interface is quickly becoming the mainstream technology of transmission interface.It has the advantages of high transmission rate,strong anti-jamming capability and low power consumption.Considering the increasing of data rate and bandwidth of serial link,a design scheme of high-speed Serdes interface module based on Arria10 is proposed.The experiment of high-speed data transfer between boards validates,by using Transceiver Toolkit,a data rate of 10 Gbps per channel and a total bandwidth of 768 Gbps after optimizing the PMA parameters.The design and experiment results meet the requirement for wide bandwidth in high-speed transmission system and provide a technical support for the development of high-speed digital switch matrix.

high-speed Serdes interface；Arria10；Transceiver Toolkit；PMA parameter；digital switch matrix

0 引言

隨著通信測控系統的發展，系統對數字開關矩陣的容量、傳輸速率、集成度等方面有了更高的要求。高速Serdes接口以其高帶寬、高速率的傳輸特點，迅速成為實現高性能數字開關矩陣的一項關鍵技術[1-2]。Serdes接口芯片將低速并行信號轉換為高速串行LVDS信號通過串行鏈路進行傳輸，同時也能將接收高速串行LVDS信號正確地轉換為低速并行信號[3-4]。

Lattice公司和ALTERA公司分別于2009年推出了內嵌Serdes的FPGA產品[5-6]。隨后TI公司也研發出了系列Serdes接口芯片，如TLK2711A、TLK3101，文獻[7]提出了基于TLK2711的高速數據串行傳輸方案，TLK2711可支持的單對差分線最高傳輸速率為2.7 Gbps，最大傳輸帶寬為32.4 Gbps。2016年ALTERA公司又推出了內嵌Serdes的Arria10系列FPGA，其收發器功耗低，具有高帶寬，高吞吐量和低延遲的傳輸性能[8]。

本文基于Arria10系列FPGA芯片設計了一種Serdes接口電路，單對差分線傳輸速率達到10 Gbps，96對差分線的最高有效傳輸帶寬可達768 Gbps。該接口電路具有VPX通用化設計標準，可實時重構，為實現高性能數字開關矩陣提供了技術支持。

1 Serdes接口電路總體架構

高速Serdes接口電路設計方案的結構框圖如圖1所示，它包含的主要模塊有：電源模塊、時鐘模塊、Serdes接口模塊、配置模塊和光模塊5部分組成。電源模塊為板上所有其他器件提供所需的各種電壓；Arria10系列10AX115U2F45型號FPGA為核心Serdes接口模塊；時鐘模塊為FPGA提供高精度的穩定時鐘[9]；配置模塊用于對FPGA進行配置；光模塊實現光電信號轉換，從而通過光纖與外部節點設備進行光信號傳輸交換功能。

圖1 Serdes模塊總體架構

2 Serdes模塊的設計

Serdes接口模塊的核心芯片為Arria10系列的10AX115U2F45型號FPGA，該芯片提供96條高速全雙工串行收發器通道，具有8B/10B編解碼器，在芯片到芯片收發和背板收發時，能支持的最高速率分別為15 Gbps和12.5 Gbps[10]。

整個Serdes接口模塊設計中的主要關鍵技術有：上電順序符合要求的電源電路設計、與外圍器件電平匹配電路設計、transceiver時鐘網絡設計以及高頻板PCB設計等4個方面的內容。

2.1 電源設計

10AX115U2F45需要提供的電壓有：核電壓VCC +0.95V、外設電壓VCCP +0.95V、收發器發送模擬電壓VCCT_GXB +1.03V、收發器接收模擬電壓VCCR_GXB +1.03V、存儲配置電壓VCCERAM +0.95V、配置電壓VCCPGM +1.8V、IO電壓VCCIO +1.8V、PLL模擬電壓VCCA_PLL +1.8V、發送器緩存模擬電壓VCCH_GXB +1.8V以及IO預驅動電壓VCCPT +1.8V[11]。各種電壓的上電和關電排序要求，將上述電源排序分為3個電源組。

第1組電壓為VCC、VCCP、VCCERAM、VCCT_GXB、VCCR_GXB；第2組電壓為VCCPT、VCCH_GXB、VCCA_PLL；第3組電壓為VCCPGM、VCCIO，第1組所有電源必須上電到最低0.81 V后第2組才能上電，第2組所有電源必須上電到最低1.62 V后第3組才能上電，且上電排序必須滿足標準或快速POR延遲時間[12]。本設計采用TI公司的電源監視芯片TPS3808G09和TPS3808G18來控制電源模塊的上電順序，該芯片通過在相應的引腳連接不同容值的電容可控制輸出加電控制信號的時間。

2.2 外圍電路電平匹配設計

10AX115U2F45的FPGA通用I/O的電平為1.8 V，本設計中FPGA主要外圍電路是光模塊，完成光電信號的轉換，從而通過光纖與外部設備進行交互傳輸。光模塊的電平為3.3 V，因此需要橋接電平轉換芯片，本設計選用的是TI公司的SN74AVCB164245VR芯片完成的1.8 ～3 V的相互轉換[13]。

2.3 Transceiver發送器時鐘網絡設計

發送器時鐘網絡將時鐘從發送器PLL布線到發送器通道，它對發送器通道提供了串行器的高速串行時鐘和低速并行時鐘。10AX115U2F45發送器具有3種類型的發送器時鐘網絡，分別是x1時鐘線、x6時鐘線、xN時鐘線。其中，xN時鐘線可布線多個收發器bank中的收發器時鐘。xN時鐘網絡的最大通道跨度是包含驅動PLL和主CGB的收發器bank向上的2個transceiver bank和向下的2個transceiver bank，即最多30個通道可共用一個綁定或非綁定的xN時鐘網絡[14]。

2.4 高頻板PCB設計

本設計中信號工作頻率為10 GHz，為典型的高頻/數字多層板結構，這種典型結構對于板材要求很高，建議選用介電常數相當穩定、損耗因子較低、耐熱特性更好的高頻板材，如RO4350、M6或TU-872等材質。另外，高頻PCB完整性設計的關鍵是布局和布線[15]。進行布局時應綜合考慮散熱和傳輸線間的串擾等問題，進行布線時應盡量使用較寬的走線，避免長距離并行布線。

3 仿真實驗

基于Arria10的高速Serdes接口電路板卡如圖2所示，內嵌Serdes的Arria10 FPGA可將接收到的數據做后處理，也可作為高速信號切換的核心器件直接通過光纖將數據傳給節點設備。實驗中，對板卡的高速Serdes接口進行了8 Gbps、9 Gbps、10 Gbps三種速率的傳輸性能測試。為保證信號質量，采用Quartus II的Transceiver Toolkit來優化PMA參數，并對信號添加更完備的設置[16]。

圖2 基于Arria10的多路高速Serdes接口板卡

將工程導入并下載到FPGA中，Transceiver Toolkit會自動生成一些共用一條收發通道的鏈路，我們也可以手動建立或刪除收發器鏈路，如圖3所示。

圖3 收發器鏈路建立圖

設置測試碼型為PRBS31，當VOD、Pre-emphasis、VGA、DC增益、Equalization、DFE等PMA參數未經優化調整，均為系統默認值時，3種速率傳輸下的誤碼率情況比較如表1所示。

表1 默認PMA參數下3種速率的誤碼率

速率8Gbps9Gbps10Gbps誤碼率(數量級)10-1410-1110-8

由表1可知，當速率為9 Gbps和10 Gbps時誤碼率較高，這說明未經優化調整的PMA參數無法滿足傳輸性能的要求。為了提高傳輸性能，需要使用Transceiver Toolkit對PMA參數進行優化，從而補償信號在傳輸過程中的損耗。

速率為9 Gbps時，增大VGA參數值，可使誤碼率降低為10-14數量級。速率為10 Gbps時，僅優化VGA參數值測得的誤碼率為10-11數量級。當同時優化VGA參數值、調整Equalization模式并開啟DFE模式后，誤碼率明顯降低。

表2為PRBS31碼型在8 Gbps、9 Gbps、10 Gbps速率下PMA參數調整的對比表。根據上述傳輸實驗可知，在PMA參數優化的條件下，單對差分線可達到10 Gbps的傳輸速率，由于Arria10的Serdes接口包含了8B/10B編解碼模塊，因此單對差分線的最高有效傳輸帶寬為8 Gbps。當96對差分線同時進行信號傳輸時，最高有效傳輸帶寬可達768 Gbps，實現了Serdes接口高帶寬的傳輸特性。

表2 3種速率下PMA參數調整表

PMA參數速率8Gbps9Gbps10GbpsVOD313131Pre?emphasis默認值默認值默認值VGA默認值77DC增益默認值默認值2Equalization模式高速率模式高速率模式高增益模式DFE未開啟未開啟自適應

圖4為測試碼型PRBS31、速率為10 Gbps，且PMA參數經過優化后的數據傳輸特性結果圖，圖右側的Checker選項可觀測到測試碼個數為1.127 5×1014，誤碼個數為0。

圖4 PBRS31 10 Gbps誤碼率測試圖

4 結束語

基于ALTERA公司推出的Arria10芯片設計了一種新型高性能的高速Serdes接口電路，并對8 Gbps、9 Gbps、10 Gbps信號的傳輸特性進行了測試分析。該Serdes接口電路性能優良，可以滿足傳輸速率更高、帶寬更寬的要求。該板卡設計可實現數字開關矩陣的功能，其VPX通用標準設計在未來可重構系統平臺中扮演重要的橋梁角色，為測控、現代無線通信、電子對抗等多個領域信號切換傳輸與分配提供了技術支撐。

[1] 閆薇.矩陣交換網絡設備的設計與研究[D].北京:中國農業大學,2004.

[2] 劉冀川.5 Gbps高速采樣系統的設計與實現[J].無線電工程,2014,44(12):22-24.

[3] 韋雪明.高速 SERDES 接口芯片設計關鍵技術研究[D].成都:電子科技大學.2012.

[4] Lewis D.SerDes Architectures and Applications[C]∥Proceedings of Euro Design Con,Chicago,USA,2004:1-14.

[5] 王張萌.高速Serdes接口的關鍵電路設計[D].合肥:合肥工業大學,2015.

[6] 陳超文.面向光纖通道的SerDes電路IP化技術研究[D].成都:電子科技大學,2014.

[7] 賈建超,陳濤,李釗.基于TLK2711的高速數據串行傳輸傳輸[J].電子技術應用,2013,39(9):47-49.

[8] ALTERA.Arria 10 Device Datasheet[S].ALTERA,2016.

[9] 馬友科.基于CPS1848的SRIO總線交換模塊設計[J].無線電工程,2014,44(10):73-76.

[10] ALTERA.Arria 10 Device Overview[S].ALTERA,2016.

[11] ALTERA.Arria 10 GX,GT,and SX Device Family Pin Connection Guidelines[S].ALTERA,2016.

[12] ALTERA.Arria 10 Core Fabric and General Purpose I/Os Handbook[S].ALTERA,2016.

[13] 宿元斌.智能溫度傳感器MAX1619及其應用[J].儀表技術,2007 (8):64-65.

[14] ALTERA.Arria 10 Transceiver PHY User Guide[S].2016.

[15] 楊章平.高速PCB設計中的信號完整性分析[D].成都:電子科技大學,2014.

[16] ALTERA.Quartus II Handbook Volume 3：Verification[S],2016.

杜冰馨(1988—)，女，碩士，工程師，主要研究方向：航天測控、陣列信號處理；

吳海洲(1977—)，男，博士，高級工程師，主要研究方向：航天測控、陣列信號處理。