MSK信號(hào)數(shù)字化調(diào)制解調(diào)的工程實(shí)現(xiàn)方法

孫 曄 尹立言 向 新

(空軍工程大學(xué)航空工程學(xué)院 西安 陜西 710038)

0 引 言

MSK(最小頻移鍵控)作為一種恒包絡(luò)調(diào)制，有著相位連續(xù)、帶寬窄、頻譜主瓣能量集中、旁瓣衰減較快、頻譜利用率高等特點(diǎn)，使得其在相同帶寬情況下有著更好的誤碼率性能[1]，在移動(dòng)通信系統(tǒng)等方面有著廣泛的應(yīng)用。

采用數(shù)字化調(diào)制技術(shù)實(shí)現(xiàn)MSK的調(diào)制解調(diào)是先進(jìn)無(wú)線通信系統(tǒng)的一個(gè)重要的實(shí)現(xiàn)方向。其中，以FPGA為信號(hào)處理器是最為重要的硬件基礎(chǔ)，其具有很高的處理速度和處理精度，能夠?qū)崿F(xiàn)較高傳輸速率，易于構(gòu)建高性能的無(wú)線端機(jī)。

由于MSK的信號(hào)類型結(jié)合了FSK以及PSK的特點(diǎn)，且調(diào)制解調(diào)器必須采用正交調(diào)制解調(diào)技術(shù)，因此 MSK調(diào)制解調(diào)器經(jīng)過(guò)簡(jiǎn)單的變化即可用于其他的調(diào)制方式，具有很好的適應(yīng)性。

本文在分析MSK信號(hào)特征的基礎(chǔ)上，以FPGA為硬件基礎(chǔ)，設(shè)計(jì)并實(shí)現(xiàn)了一種數(shù)字化的MSK調(diào)制解調(diào)器，并進(jìn)行仿真驗(yàn)證，結(jié)果表明本設(shè)計(jì)很好地完成了系統(tǒng)需求。

1 MSK信號(hào)特征

為簡(jiǎn)單起見(jiàn)，以二進(jìn)制待調(diào)制序列{ak}(ak=±1)為例，MSK信號(hào)的第k(k≥0)個(gè)碼元的波形表示如下：

S(t) =cos(2πfct+ak2πΔf(t-kTb)+φk)=

(1)

式中:kTb≤t≤(k+1)Tb，fc為載波頻率，Tb為碼元寬度，φk為第k個(gè)碼元的初相，Φk=-πkak+φk為第k個(gè)碼元的相位常數(shù)。頻率間隔Δf=1/2Tb，因此調(diào)制指數(shù)h=ΔfTb=0.5。

另外，MSK是一種正交調(diào)制，其信號(hào)波形的相關(guān)系數(shù)為零。必須保證MSK信號(hào)在每一個(gè)碼元周期內(nèi)包含四分之一載波周期的整數(shù)倍，即:

(2)

根據(jù)式(1)所示的MSK信號(hào)表達(dá)式，可以看成由兩個(gè)彼此正交的載波cos(ωct)與sin(ωct)分別被兩路信號(hào)振幅調(diào)制合成。已知，Фk=0/π(mod2)，令cosФk=Ik，sinФk=Qk，得到MSK信號(hào)正交形式的表達(dá)式為：

(3)

2 MSK信號(hào)調(diào)制原理及工程實(shí)現(xiàn)

2.1 MSK信號(hào)調(diào)制原理

根據(jù)上節(jié)所述MSK信號(hào)特征可知，只要找到差分編碼后的數(shù)據(jù)Ik、Qk與原始數(shù)據(jù)ak的關(guān)系，就不難根據(jù)式(3)構(gòu)建產(chǎn)生MSK信號(hào)的方法，如圖1所示。MSK信號(hào)產(chǎn)生的步驟[2]如下：

(1) 對(duì)輸入數(shù)據(jù)差分編碼；

(2) 把差分編碼后的數(shù)據(jù)用串/并變換器分成兩路，并且相互交錯(cuò)一個(gè)碼元寬度Tb；

(3) 用加權(quán)函數(shù)cos(πt/2Tb)和sin(πt/2Tb)分別對(duì)兩路數(shù)據(jù)進(jìn)行加權(quán)；

(4) 用兩路加權(quán)后的數(shù)據(jù)分別對(duì)正交載波cos(ωct)和sin(ωct)進(jìn)行調(diào)制；

(5) 最后將兩路輸出信號(hào)疊加。

圖1 MSK信號(hào)產(chǎn)生方法

2.2 MSK信號(hào)調(diào)制電路設(shè)計(jì)

設(shè)計(jì)要求整個(gè)調(diào)制器輸出中頻頻率為70 MHz，基帶中心頻率為3 MHz。如果完全采用FPGA來(lái)實(shí)現(xiàn)70 MHz中頻MSK信號(hào)的產(chǎn)生，則DDS核必須工作在200 MHz以上才能保證調(diào)制器輸出信號(hào)的質(zhì)量。因此兼顧設(shè)計(jì)的靈活性和實(shí)現(xiàn)的成本，將MSK調(diào)制分成兩個(gè)階段來(lái)完成：首先在FPGA中控制DDS完成中心頻率為3 MHz的MSK調(diào)制，輸出速率為16 MHz的兩路正交信號(hào)I(t)、Q(t)，然后這兩路信號(hào)與正交調(diào)制器里的數(shù)字本振67 MHz相混頻，即完成了數(shù)字正交調(diào)制的過(guò)程，將中心頻率變至70 MHz。需要注意的是這種對(duì)調(diào)制信號(hào)的載波恢復(fù)存在相位模糊的問(wèn)題[3]，因此采用差分編碼是必須的。具體參數(shù)設(shè)置如下：

(1) 符號(hào)速率Rb=1 Mbps；

(2) 采樣速率及FPGA系統(tǒng)時(shí)鐘速率fs=16 MHz；

(3) 基帶載波信號(hào)頻率fc=3 MHz，調(diào)制輸出載波信號(hào)頻率f′c=70 MHz；

(4) 輸出Ik、Qk位寬Bout=15；

(5) FPGA目標(biāo)器件為Altera公司的Cyclone Ⅳ系列EP4CE1517C8，正交調(diào)制器選用AD公司的AD9777[4]。

在DDS中可根據(jù)輸入數(shù)據(jù)電平的高低，調(diào)整不同的頻率偏移量用以輸出相位連續(xù)的MSK信號(hào)。符號(hào)速率Rb=1 MHz，調(diào)制度h=0.5，因此調(diào)制頻偏為±0.25 MHz。設(shè)置DDS的頻率字寬為N=25，由于系統(tǒng)時(shí)鐘fs=16 MHz，可知DDS的頻率分辨率為df=fs/2N=0.47 685 Hz。根據(jù)DDS工作原理[5]，頻率字可編程，相位偏移字不可編程，且輸出信號(hào)頻率fo與頻率字fw、頻率字寬N、系統(tǒng)時(shí)鐘頻率fs之間的關(guān)系為:

fo=fw×2N/fs

(4)

由式(4)計(jì)算可得，DDS輸出頻率為2.75 MHz時(shí)，設(shè)置頻率字為2883584；DDS輸出頻率為3.25 MHz時(shí)，設(shè)置頻率字為3407872。

2.3 MSK信號(hào)調(diào)制的工程實(shí)現(xiàn)

具體工程實(shí)現(xiàn)框圖如圖2所示，左側(cè)虛線框內(nèi)FPGA模塊由DDS完成MSK數(shù)字化調(diào)制，右側(cè)由正交調(diào)制器AD9777[6]完成正交上變頻和D/A轉(zhuǎn)換功能。

圖2 MSK信號(hào)數(shù)字化調(diào)制實(shí)現(xiàn)框圖

根據(jù)差分編碼的原理[7]，當(dāng)原始數(shù)據(jù)為1的時(shí)候，編碼輸出數(shù)據(jù)跳變一次(由1變?yōu)?或由0變?yōu)?)；當(dāng)原始數(shù)據(jù)為0時(shí)，編碼數(shù)據(jù)保持不變。由于設(shè)置原始信號(hào)符號(hào)速率Rb=1 Mbps，所以程序中設(shè)置一個(gè)周期為16的計(jì)數(shù)器變量(系統(tǒng)時(shí)鐘頻率為原始數(shù)據(jù)速率的16倍)，當(dāng)計(jì)數(shù)器計(jì)到15時(shí)，判決一次當(dāng)前原始數(shù)據(jù)值，并根據(jù)其值設(shè)置編碼數(shù)據(jù)是否需要取反(跳變)。差分編碼模塊的Modelsim仿真波形如圖3所示，din為輸入周期為1 000 ns的0、1交替變換的原始信號(hào)，dout為經(jīng)過(guò)差分編碼的周期為2 000 ns的0、1交替變換的輸出信號(hào)，可以驗(yàn)證上述原碼數(shù)據(jù)與差分編碼數(shù)據(jù)的轉(zhuǎn)換關(guān)系，即差分編碼模塊設(shè)計(jì)正確。

圖3 差分編碼Modelsim仿真波形圖

編碼后的信號(hào)經(jīng)過(guò)DDS進(jìn)行數(shù)字調(diào)制得到MSK正交和同相兩支路基帶信號(hào)I(t)、Q(t)如圖4所示?？梢钥闯?，其在輸入din符號(hào)跳變時(shí)仍然保持了信號(hào)相位的連續(xù)性，即DDS模塊設(shè)計(jì)正確。

3 MSK信號(hào)解調(diào)原理及工程實(shí)現(xiàn)

3.1 MSK信號(hào)相干解調(diào)原理

本文采取了一種基于平方環(huán)提取相干載波的解調(diào)方法，又被稱為時(shí)鐘受載波控制的同步系統(tǒng)[3]，原理如圖5所示。

圖5 MSK信號(hào)平方環(huán)相干解調(diào)原理框圖

由于MSK信號(hào)的調(diào)制指數(shù)為h=0.5，實(shí)際上平方后變?yōu)檎{(diào)制指數(shù)為h=1的CPFSK信號(hào)，其功率譜中存在離散分量，即二倍傳號(hào)頻率2fH、2fL。因此可以用兩個(gè)鎖相環(huán)電路分別提取出這兩個(gè)頻率[8]。根據(jù)MSK信號(hào)特征，可以得出載波頻率為fc=(fH+fL)/2，時(shí)鐘頻率為fR=2fH-2fL。

為了得到fC、fR，在電路中將兩個(gè)鎖相環(huán)鎖定的2fH和2fL兩個(gè)信號(hào)相乘經(jīng)過(guò)低通濾波得到時(shí)鐘頻率信號(hào)，再經(jīng)脈沖成型后得到速率為rb=1/Tb時(shí)鐘脈沖，由它產(chǎn)生各種定時(shí)信號(hào)；而2fH和2fL信號(hào)分別除以2后，得到：

(5)

將上面兩式相加/相減得到:

(6)

式(6)即I、Q支路上的相干載波RI(t)、RQ(t)，將其分別與接收到的中頻信號(hào)相乘，并通過(guò)低通濾波濾除相干載波的2倍頻信號(hào)，經(jīng)過(guò)正確的抽樣判決后，即可獲得兩路相互正交的調(diào)制數(shù)據(jù)Ik、Qk。

3.2 MSK信號(hào)解調(diào)環(huán)路設(shè)計(jì)

首先，輸入的MSK信號(hào)經(jīng)過(guò)一個(gè)平方器進(jìn)行平方處理；平方處理后的數(shù)據(jù)分別送至兩個(gè)傳號(hào)頻率鎖相環(huán)提取相干頻率信號(hào)，鎖相環(huán)中心頻率分別為3.25 MHz和2.75 MHz；提取出的相干頻率信號(hào)分別進(jìn)行加減運(yùn)算(FH-FL、FH+FL)后分別與輸入的MSK信號(hào)相乘[9]，經(jīng)過(guò)低通濾波處理，完成正交的兩個(gè)支路基帶波形的解調(diào)；由圖5所示提取MSK符號(hào)位同步信號(hào)，但實(shí)際上提取正交同相兩支路的信號(hào)更利于解調(diào)[10](速率分別為MSK符號(hào)速率的一半)，因此采用兩個(gè)鎖相環(huán)提取出的相干頻率信號(hào)直接相乘并濾波后，完成正交的兩個(gè)支路符號(hào)定位信息的提?。幻}沖成形模塊用于對(duì)濾波輸出的頻率信號(hào)進(jìn)行整形輸出，在定時(shí)正弦信號(hào)的波峰時(shí)刻輸出同相支路脈沖信號(hào)，而在波谷出輸出正交支路脈沖信號(hào)[11]；最后將脈沖成形輸出的兩個(gè)支路定時(shí)脈沖信號(hào)及其基帶波形數(shù)據(jù)送入并/串轉(zhuǎn)換及差分編碼模塊，完成定時(shí)判決輸出及差分解碼功能。具體參數(shù)設(shè)置如下：

(1) 符號(hào)速率Rb=1 Mbps；

(2) 采樣速率及FPGA系統(tǒng)時(shí)鐘速率fs=16 MHz；

(3) 輸出載波信號(hào)頻率fc=3 MHz；

(4) 輸入MSK信號(hào)位寬Bin=8；

(5) FPGA目標(biāo)器件為Altera公司的Cyclone Ⅳ系列EP4CE1517C8。

首先，確定提取基帶波形和位定時(shí)信號(hào)的乘法器參數(shù)，接收信號(hào)為8比特量化后的二進(jìn)制補(bǔ)碼數(shù)據(jù)，乘法器做2個(gè)8比特?cái)?shù)據(jù)相乘，取所有15比特的有效數(shù)據(jù)輸出。

其次，提取基帶波形和位定時(shí)信號(hào)的低通濾波器系數(shù)設(shè)計(jì)也尤為關(guān)鍵，根據(jù)文獻(xiàn)[12]，低通濾波器的通帶頻率為同相正交兩支路數(shù)據(jù)的速率(500 kHz)，截止頻率fc根據(jù)以下公式計(jì)算:

fcddc=min[-2f0+(m+1)fS,2f0-mfS]-Bf/2Δfad=min[2fL-kfS,(k+1)fS-2fH]fc=min[fcddc,Bf/2+Δfad]

(7)

過(guò)渡帶寬的選擇有以下兩個(gè)原則：一是必須保證濾除相鄰的A/D鏡像頻率成分Δfad；二是需要濾除數(shù)字下變頻引入的倍頻分量fcddc[13]。其中，f0為中頻采樣后的載波頻率(3 MHz)，fS為采樣頻率(16 MHz)，Bf為MSK中頻信號(hào)處理帶寬(取99%能量的頻譜寬度，1.17×Rb=1.17 MHz)，fL為中頻信號(hào)的下邊緣頻率(3-1.17/2=2.415 MHz)，fH為中頻信號(hào)的上邊緣頻率(3+1.17/2=3.585 MHz)，m、k為整數(shù)。計(jì)算得到fcddc=5.415 MHz，Δfad=4.83 MHz，fc=5.415 MHz。

采用MATLAB軟件，根據(jù)濾波器指標(biāo)設(shè)計(jì)出滿足

需求的最優(yōu)的FIR濾波器量化系數(shù)寫入.txt文件中供FPGA的IP核FIR Compiler調(diào)用，濾波器幅頻響應(yīng)曲線如圖6所示。

圖6 提取基帶數(shù)據(jù)及位定時(shí)信號(hào)低通濾波器幅頻響應(yīng)曲線

由圖6可以看出，量化后濾波器性能雖有明顯下降，但其阻帶衰減仍然大于50 dB，可以滿足設(shè)計(jì)要求。從MATLAB仿真結(jié)果來(lái)看，低通濾波器長(zhǎng)度為11，絕對(duì)值之和為1 689，因此需將濾波后有效數(shù)據(jù)位擴(kuò)展11位。

3.3 MSK信號(hào)解調(diào)的工程實(shí)現(xiàn)

MSK信號(hào)解調(diào)具體工程實(shí)現(xiàn)RTL圖如圖7所示，在FPGA中調(diào)用了平法運(yùn)算乘法器IP核和低通濾波器IP核，參數(shù)按上節(jié)所述設(shè)置。為提高運(yùn)算速度，將輸入數(shù)據(jù)及進(jìn)入解調(diào)乘法器的相干載波增加一級(jí)觸發(fā)器。

圖7 MSK解調(diào)環(huán)路FPGA實(shí)現(xiàn)的RTL圖

完成對(duì)MSK解調(diào)環(huán)路設(shè)計(jì)后，在Modelsim中以第2節(jié)產(chǎn)生的MSK調(diào)制信號(hào)作為激勵(lì)對(duì)其進(jìn)行仿真驗(yàn)證。

仿真結(jié)果如圖8所示，其中:data為MSK原始調(diào)制數(shù)據(jù)，din為經(jīng)數(shù)字調(diào)制后的MSK信號(hào)，dout為FPGA解調(diào)后輸出信號(hào)。對(duì)比din與dout可以發(fā)現(xiàn)，兩者除相位略有差異外，數(shù)值完全相同(相位差是由于FPGA處理時(shí)延造成的)，即設(shè)計(jì)的FPGA解調(diào)環(huán)路能完成正確的MSK解調(diào)。圖中，bit_sync_lpf為濾波后的同相、正交兩路位定時(shí)單載波信號(hào)，其速率為1/2倍碼速率，It和Qt為解調(diào)出的同相正交兩路基帶信號(hào)，對(duì)比三個(gè)信號(hào)的波形可知，It的最佳判決時(shí)刻在bit_sync_lpf波峰處，Qt的最佳判決時(shí)刻在bit_sync_lpf的波谷處。

圖8 MSK解調(diào)環(huán)路FPGA實(shí)現(xiàn)后的Modelsim仿真波形

4 結(jié) 語(yǔ)

本文在深入研究MSK調(diào)制解調(diào)原理的基礎(chǔ)上，利用Altera公司FPGA芯片EP4CE1517C8和AD公司專用正交調(diào)制器AD9777，設(shè)計(jì)和實(shí)現(xiàn)了全數(shù)字化的調(diào)制解調(diào)系統(tǒng)，Modelsim仿真結(jié)果表明本文所述方法可以正確完成MSK信號(hào)數(shù)字化調(diào)制解調(diào)。同時(shí)，本文可為設(shè)計(jì)高速全數(shù)字化的MSK通信系統(tǒng)提供參考。