大容量存儲器高可靠性3D封裝技術研究

劉 笛

（中國電子科技集團公司第四十七研究所，沈陽110032）

1 引 言

存儲器電路在網絡數據安全、分布式計算、高速數據采集、大數據存儲、工業智能化、太空數據存儲、電子信息對抗等領域被廣泛使用。特別是大容量、高可靠存儲器電路在飛機、衛星和火箭上的需求越來越大。我國的存儲器電路產品，一般以單芯片塑封為主，有效存儲容量與封裝面積的比例不高，不能滿足尖端行業對大容量存儲的需求。一些封裝廠商采用多芯片3D 堆疊封裝的方法，可以大幅度提高存儲容量與封裝面積的比例，但提出的3D 封裝方案基本上也都是以塑封為主[1-3]。3D 塑封方案雖然在存儲容量上有所提升，但由于塑封自身特點，在可靠性上存在不足之處?？偠灾?，現階段國內產品很難同時滿足航空航天等領域對存儲器產品的大容量和高可靠需求。

故此研究一種大容量存儲器電路高可靠堆疊封裝方法，以陶瓷外殼完成存儲器芯片的3D 封裝。不但可提高單只電路的儲存容量，還可以滿足國內外各類尖端行業對儲存器產品的高可靠性需求。

2 儲存器3D-SiP 產品可靠性設計

2.1 3D-SiP方案設計

對于高可靠3D 堆疊，行業內還沒有公認的最優解決方案,各個封裝廠商根據自己的優勢采用不同的方法來實現用戶的需求，主要途徑有4 個：

第一：塑封方案，如圖1所示。在3D 堆疊方面，塑封較為容易實現。但塑封本身存在氣密性、熱應力等問題，在高可靠領域仍然不具備優勢。

圖1 軍品3D 塑封方案外觀示意圖

第二：類3D-Plus 模塊灌封方案，如圖2所示。依靠多層基板和多層芯片疊裝灌封，再通過側面金屬化、互連和涂漆保護，完成模塊封裝。該種方案可以實現更為復雜的堆疊互連，但與塑封類似，所完成的模塊產品在可靠性上存在先天不足。另外這種方案的造價也很高。

圖2 類3D-Plus 模塊灌封方案

第三：基于TSVRDLBGA 植球的晶圓級3D 堆疊方案，如圖3所示。這種方案技術含量較高，成本也較高。同時，如果需要TSV 通孔，芯片在設計時需要先預留出通孔空間。

圖3 基于TSVRDLBGA 晶圓級3D 堆疊方案

第四：基于LTCC 基板或者基于陶瓷外殼的管殼基板一體化的堆疊方案，如圖4所示。

圖4 管殼基板一體化堆疊方案

四種方案相比，能實現氣密封裝的是方案3 和方案4，此兩種方案都有達到宇航級要求的潛力?？紤]到技術成熟度和自主可控，方案4 更佳。

2.2 3D-SiP工藝設計

所設計的產品采用陶瓷氣密封裝，如圖5所示。外殼采用CQPF 封裝形式，引腳可以從外殼底面引出，也可以從外殼側面引出，按照用戶習慣選擇。電路設置64 只外引腳。外殼具有多層鍵合指，鍵合指高度按照芯片堆疊后的高度設計，使芯片PAD 點高度與鍵合指高度基本保持一致。

圖5 3D 封裝陶瓷外殼及互聯關系設計

產品采用國內堆疊封裝比較常用的雙腔管殼設計方案，在上下兩個獨立的腔體內分別堆疊芯片[4]。各芯片采用引線鍵合的方式與陶瓷外殼完成電連接。各芯片間的互聯關系由陶瓷外殼中間層內部布線完成，并引出至管殼外引腳。電路組裝結構如圖6所示。

圖6 3D 封裝陶瓷外殼及互聯關系設計

組裝過程中，為了控制芯片貼裝精度和芯片粘接材料的流淌范圍，選用不導電膠膜作為粘接材料。為了實現疊層芯片的低弧度鍵合、避免鍵合引線與上下層芯片發生短路，選用BSOB 引線鍵合技術。為了降低電路的組裝過程溫度，最后的封蓋方式選用平行縫焊工藝。該電路3D 堆疊工藝的核心步驟是多層芯片的粘接和鍵合，晶圓減薄工藝和平行縫焊密封工藝也較為關鍵，整體工藝流程如圖7所示。

圖7 3D 堆疊封裝工藝選擇及組裝流程

2.3 高可靠產品考核試驗設計

按照用戶的需求，該電路質量等級至少滿足一般民用和工業級要求，研制目標瞄準宇航級標準。為此，所設計的考核試驗條件參照GJB548B-2005相關要求。針對樣品電路進行了考核試驗。表1 中列出了一些關鍵的考核項目和條件。

表1 關鍵考核試驗及條件

3 3D-SiP封裝典型失效模式及優化方案

3.1 芯片疊層粘接中的熱應力

熱匹配是3D 封裝要考慮的重要因素，縱向多芯片的堆疊更是如此。早期研制過程中，考慮到目檢可以觀察到粘接劑從芯片四周溢出的輪廓，在芯片下方懸空的部分進行了不導電膠的填充和加固。將硅片切割成與待封裝芯片同等尺寸的大小，堆疊至兩層、三層、四層，按照表1 中的關鍵試驗項進行摸底試驗。結果表明，填充了不導電膠的電路發生了熱失配現象，在溫度循環后，上層芯片均發現了不同程度的裂紋，裂紋沿底層芯片邊緣位置延展，逐步擴展，最終橫向貫穿整個芯片，如圖8所示。

圖8 芯片堆疊出現裂紋

建立3D-SiP 器件的有限元模型，對溫度循環熱應力進行仿真分析。第一層和第二層芯片之間不導電膠填充區域模型網格劃分如圖9所示，材料屬性如表2所示。

圖9 不導電膠填充區域模型網格劃分

表2 材料屬性表

如圖10所示為堆疊樣品第一、第二層芯片在溫度循環試驗中的熱應力分布情況。從仿真結果看，填充不導電膠之后，在溫度循環試驗過程中，上層芯片最大應變為44.4MPa，如圖10(a)所示。如果不填充，上層芯片相同位置的應變則為3.7MPa，如圖10(b)所示，相對減小了91.7%；上層芯片最大應力位置出現在芯片中央，數值為15.9MPa，比填充不導電膠的最大應力減小64.1%。因此，在后續的產品中，皆采用芯片懸空堆疊的方法，并且注意膠膜的選型，以保證外殼、芯片、粘接劑等材料間的熱匹配性。

圖10 堆疊樣品熱應力分布仿真

3.2 雙面疊層引線鍵合中的質量控制

引線鍵合過程中，涉及到雙面鍵合、低弧鍵合、懸臂鍵合等多項關鍵技術，其中部分區域還應用到了Die-To-Die 引線鍵合技術，因此，應從工藝參數、設備選型、劈刀定制、外殼設計等多個方面進行協同設計?？紤]到金絲在上述工藝技術中具有良好表現，鍵合方案采用金絲球鍵合工藝。

本項目以BSOB 作為核心鍵合技術: 預先在芯片焊盤植一個金球形成凸點，線弧第一點落在管殼鍵合指或基板上，第二點落在芯片焊盤的金凸點上。BSOB 技術使芯片端弧高明顯降低，可達到80 微米以下，同時避免了引線-芯片短路。此外，預先形成的金凸點有效保護了芯片焊盤，減小了芯片受損的可能性[5-6]。如圖11所示為采用了BSOB 技術的樣品。

圖11 BSOB 鍵合技術實物圖

芯片疊層為鍵合帶來了兩個問題：

(1) 鍵合溫度梯度。由于芯片堆疊，加熱臺預熱溫度傳導受到阻礙，使得上層芯片溫度低于下層芯片溫度，形成溫度梯度。

(2) 鍵合壓力緩沖。疊層封裝的上層芯片邊緣懸空，懸空部分對劈刀施加的能量起到分散減弱的作用，不利于鍵合。

問題主要體現在兩個方面，一個是短尾（Short Tail,SHTL），另一個是引線焊盤不粘（Non-Stick On Pad,NSOP）。應對措施是優化鍵合參數，針對不同層芯片采用不同的鍵合工藝方案，每一層都在功率、壓力和時間之間尋找最優匹配。

由于高可靠的要求，在鍵合后，對電路抽樣進行300℃、1h 的高溫烘焙，確保鍵合質量的可靠性。

3.3 雙面平行縫焊的焊接應力

國內雙腔管殼多采用雙面金錫焊料環熔封或單面金錫焊料環熔封、單片平行縫焊等工藝。鑒于芯片貼裝的工藝溫度較低，在設計密封溫度梯度時不宜采用熔封工藝，以免對芯片粘接的可靠性造成影響。據了解，采用雙面平行縫焊密封工藝在國內幾乎沒有先例，技術關鍵點在于密封過程工藝參數的優化，避免溫度和應力造成的陶瓷管殼裂紋，以及焊接應力在考核試驗中的釋放所導致的漏氣[7]。

應對措施是減小平行縫焊功率，增大電極X、Y向移動速度，縮短焊接總功率[8]。采用工藝優化方案后，電路在考核試驗后可依舊保持良好性能。

4 結束語

提出大容量數據存儲電路的3D-SiP 封裝方案，采用疊層芯片粘接、BOSB 鍵合及雙面平行縫焊工藝等可靠性設計及工藝優化，極大提高了陶瓷外殼內堆疊芯片的數量，使單一電路的存儲容量達到世界一流水平，可適用于大數據和云計算等戰略性新興產業以及高可靠性如飛機、雷達和衛星等領域。