基于JESD204B協(xié)議的雷達(dá)多通道同步采集實(shí)現(xiàn)

文/孫維佳 伍小保 范歡歡

1 引言

相控陣?yán)走_(dá)系統(tǒng)中，ADC 采樣通道間的采樣數(shù)據(jù)對齊都是必要的，否則會(huì)對I/Q 的正交度或各通道間的合成帶來影響，導(dǎo)致最終的分析結(jié)果異常。由于整機(jī)性能要求的提高，對ADC 采樣率等各方面的需求也日益增高，在不低于百M(fèi)sps 的采樣率下，如何保證采樣點(diǎn)對齊是一個(gè)重要問題。

相比于傳統(tǒng)的并行LVDS 組傳輸方式的ADC 芯片，JESD204B 接口逐漸成為更多高速AD 的數(shù)據(jù)傳輸協(xié)議選擇。其在提高傳輸速率和系統(tǒng)集成度方面都有明顯的優(yōu)勢，接口速率高至12.5Gbps。JESD204B 標(biāo)準(zhǔn)中的subclass1和subclass2 支持確定性延遲功能，利用該性質(zhì)可將多通道數(shù)據(jù)傳輸路徑的相對延遲量固定。本文提出的設(shè)計(jì)方案針對JESD204B 接口subclass1 的ADC 芯片解決采樣點(diǎn)對齊的問題，并基于ADI 公司生產(chǎn)的14bit、500Msps 四通道AD9694 芯片電路進(jìn)行驗(yàn)證。

2 JESD204B協(xié)議及相關(guān)ADC接口

2.1 JESD204B協(xié)議實(shí)現(xiàn)確定性延遲的原理

JESD204B 接口多用于AD/DA 器件與邏輯器件之間的數(shù)據(jù)傳輸，分為物理層、數(shù)據(jù)鏈路層、傳輸層和應(yīng)用層。數(shù)據(jù)鏈路的建立需要經(jīng)過代碼組同步、初始化同步和數(shù)據(jù)傳輸三個(gè)過程[1]。確定性延遲指的是從串行數(shù)據(jù)發(fā)送端的并行幀數(shù)據(jù)輸入至接收端并行解幀的所需時(shí)間。對于Subclass1 的器件，由SYNC 信號和SYSREF 信號共同完成代碼組同步并確定LMFC（local multi-frame clock，多幀時(shí)鐘）邊沿。其時(shí)序圖如圖1所示。

圖2：AD9694 芯片SYSREF 信號建立時(shí)間檢測

FPGA 和ADC 器件均以SYSREF 作為LMFC 沿的起點(diǎn)。在SYNC 信號拉低時(shí)，發(fā)送端輸出K(/K28.5/)碼。當(dāng)SYNC 信號拉高后，ADC 以下一個(gè)有效的LMFC 為起點(diǎn)發(fā)送ILAS序列。接收端FPGA 收到的各通道的ILAS 起始時(shí)間并不一致，需要在FPGA 的buffer 中進(jìn)行緩存。當(dāng)所有通道的ILAS 序列都到來之后，選取下一個(gè)LMFC 邊沿作為起始點(diǎn)同時(shí)對各通道數(shù)據(jù)進(jìn)行讀出、處理，即可保證所有通道數(shù)據(jù)的對齊，實(shí)現(xiàn)確定性延遲。

2.2 SYSREF信號分配和狀態(tài)反饋

上述分析可知SYSREF 信號需以ADC 的采樣時(shí)鐘進(jìn)行穩(wěn)定有效的采樣，滿足時(shí)鐘沿采集信號時(shí)的建立保持時(shí)間，方可將多幀時(shí)鐘與采樣時(shí)鐘準(zhǔn)確關(guān)聯(lián)。為保證SYSREF 采樣的有效性，很多ADC 芯片根據(jù)采樣時(shí)鐘邊沿位置設(shè)立了建立時(shí)間和保持時(shí)間的時(shí)間窗口，判斷SYSREF 邊沿是否落在窗口內(nèi)，并利用可回讀的狀態(tài)寄存器反映其是否滿足建立保持時(shí)間。以AD9694 芯片為例，若配置時(shí)鐘上升沿采樣SYSREF 信號，則回讀建立時(shí)間寄存器的值位于0x8～0xF 之間時(shí)，可滿足SYSREF邊沿相對于時(shí)鐘上升沿的安全裕量[2]。見圖2。

圖3：FPGA 扇出SYSREF 信號路徑示意圖

圖4：SYSREF 扇出路徑的PCB 約束

文 獻(xiàn)[3][4]等給出了以HMC7044、LMK04828 等扇出芯片建立時(shí)鐘樹的模型，建議用于大規(guī)模ADC/DAC 的JESD204B 接口應(yīng)用環(huán)境，可兼顧采樣時(shí)鐘和SYSREF 等關(guān)鍵信號的需求。但對于某些應(yīng)用背景，上述扇出芯片的內(nèi)部PLL 功能和過多的扇出路徑都屬于冗余功能。文獻(xiàn)[5]提出了只要保證采集時(shí)鐘和FPGA 工作時(shí)鐘（即SYSREF 脈沖產(chǎn)生的時(shí)鐘源）同源，則采用FPGA 直接輸出SYSREF 信號至ADC 芯片有簡化系統(tǒng)設(shè)計(jì)、提高靈活性的優(yōu)勢，并可配置利用下降沿采樣SYSREF 信號。但隨著ADC 采樣率的提高，僅用時(shí)鐘下降沿進(jìn)行SYSREF 的采樣未必滿足對于該信號的采樣需求，因此在該方案的基礎(chǔ)上需要繼續(xù)優(yōu)化FPGA 輸出SYSREF 信號的處理。

3 設(shè)計(jì)實(shí)現(xiàn)

3.1 扇出路徑分析設(shè)計(jì)

由FPGA 邏輯產(chǎn)生的SYSREF 信號在扇出時(shí)的路徑如圖3所示，會(huì)受到內(nèi)部邏輯走線延遲、I/O 延遲和PCB 走線延遲等各部分的影響。

PCB 走線延遲可通過滿足JESD204B 關(guān)鍵信號的嚴(yán)格等長實(shí)現(xiàn)，包括SYSREF 信號和AD 采樣時(shí)鐘。以AD9694 測試載板設(shè)計(jì)為例，采樣時(shí)鐘由PCB 上SMP 連接器輸入后，經(jīng)功分器分為等長的兩路單端線，分別作為兩個(gè)變壓器輸入、轉(zhuǎn)換為差分時(shí)鐘信號輸入至ADC 芯片。時(shí)鐘傳輸路徑分段嚴(yán)格保持等長。而兩對SYSREF 信號由FPGA 的差分輸出管腳輸出，并在PCB 上通過蛇形走線保持等長。SYNC 信號雖也是FPGA 扇出的JESD204B 關(guān)鍵信號，但對其時(shí)序要求并不嚴(yán)格，因此可適當(dāng)放松等長條件。如圖4所示。

圖5：FPGA 底層SYSREF 路徑約束

FPGA 內(nèi)部的走線延遲一般可達(dá)ns 量級，與ADC 的采樣周期相當(dāng)，因此必須對內(nèi)部資源的延遲時(shí)間進(jìn)行約束、確保其路徑延時(shí)不因多次編譯而改變。Xilinx K7 系列FPGA 可通過原語將SYSREF 表示的DFF 輸出，并通過約束語句固定DFF 在底層占據(jù)的位置坐標(biāo)，再將各扇出路徑的走線節(jié)點(diǎn)通過約束語句完全固定[6]。vivado 軟件可通過時(shí)序報(bào)告直接分析出由DFF 至IO 管腳的延時(shí)。

如圖5所示，經(jīng)過約束語句進(jìn)行約束的各條扇出路徑僅能做到近似相等，且無法保證SYSREF 和AD 輸入的采樣時(shí)鐘的相位關(guān)系。進(jìn)一步的等長調(diào)節(jié)可調(diào)用Xilinx 的selectIO資源，通過調(diào)節(jié)ODELAY（Output delay resources）延遲值調(diào)節(jié)路徑延遲，并通過回讀寄存器確認(rèn)狀態(tài)滿足多片ADC 的sysref 信號都能滿足建立保持時(shí)間。ODELAY 是Xilinx 7系列FPGA HP(High Performance) bank 的特性之一，可通過原語調(diào)用，實(shí)現(xiàn)固定或可變的延時(shí)。ODELAY 的總延遲時(shí)間由串聯(lián)的若干抽頭確定，每個(gè)抽頭的延遲時(shí)間由引入的時(shí)鐘頻率決定，滿足 [7]，可輕松實(shí)現(xiàn)幾十ps 量級的精確調(diào)整。

在環(huán)境溫度變化的情況下，總路徑延遲可能產(chǎn)生變化。PCB 走線延遲，即電信號在PCB 板中的傳輸速度，受介質(zhì)介電常數(shù)影響，根據(jù)[8]，在20～80 攝氏度范圍內(nèi)多種常見PCB 介質(zhì)的介電常數(shù)變化值在3%以內(nèi)，因此在較寬的溫度變化范圍內(nèi)PCB 走線時(shí)間延遲的變化影響可忽略。FPGA的ODELAY 資源對于電壓和溫度的影響有持續(xù)的自動(dòng)校正功能[9]。因此，F(xiàn)PGA 內(nèi)部邏輯資源的走線延遲變化是可能引起路徑延遲的最重要因素。若在某些應(yīng)用場合中工作溫度范圍較寬，實(shí)測延遲對SYSREF 的建立保持時(shí)間造成影響，可根據(jù)FPGA 中XADC 反饋?zhàn)x出的內(nèi)核溫度建立查找表，通過修正ODELAY延遲解決溫度帶來的變化問題。

3.2 關(guān)鍵邏輯實(shí)現(xiàn)

FPGA 中ADC 接口實(shí)現(xiàn)的內(nèi)部邏輯主要包括外設(shè)ADC 芯片配置、控制和數(shù)據(jù)獲取、對齊。確定ODELAY 延時(shí)值通過反復(fù)發(fā)送SYSREF 測試脈沖、并在不同ODELAY設(shè)置值下回讀寄存器判斷可靠區(qū)域?qū)崿F(xiàn)。通過多次測量可以減少隨機(jī)因素帶來的影響。在實(shí)際應(yīng)用時(shí)，本設(shè)計(jì)未采用vivado 中提供的JESD204B IP core，改 用verilog 代 碼 設(shè) 計(jì)實(shí)現(xiàn)。邏輯設(shè)計(jì)中，將圖1中的時(shí)序圖作為JESD204B 鏈路層控制的部分用一個(gè)FSM 控制。工作過程為：程序初始化后，判斷ADC配置成功后拉低SYNC 信號，并對高速接口進(jìn)行復(fù)位。判斷高速接口的PLL 和buffer 狀態(tài)正常后，產(chǎn)生SYSREF 脈沖，并定位多幀時(shí)鐘的位置。然后進(jìn)行連續(xù)K 碼檢測，若K碼接收超過五個(gè)連續(xù)有效，在距離多幀時(shí)鐘邊沿安全的距離下拉高SYNC 信號，并等待各Lane 中ILAS 序列和ADC 數(shù)據(jù)的到來、同步控制讀出。邏輯功能框圖和FSM 的狀態(tài)轉(zhuǎn)移圖如圖6所示。

結(jié)合2.1 節(jié)中描述的底層約束和原語調(diào)用，可實(shí)現(xiàn)同步采集功能。

4 測試結(jié)果

圖6：JESD204B 接口控制邏輯功能框圖與狀態(tài)轉(zhuǎn)移圖

圖7：30 次上電的通道間相位差值

板級測試平臺基于兩片AD9694 設(shè)計(jì)，除參考通道外，兩片ADC 芯片分別接入兩路對比信號。測試條件下采樣率為320Msps。輸入信號由信號源經(jīng)功分器和等長同相電纜扇出至各通道輸入端，并通過前端射頻通道二次變頻后進(jìn)入ADC 進(jìn)行數(shù)字下變頻為1MHz 的I/Q 點(diǎn)頻信號，采集傳送至FPGA 芯片。通過matlab 分析I/Q 數(shù)據(jù)的相位，比較多次上電時(shí)各通道的同一固定點(diǎn)相位差，得到如圖7的測試結(jié)果。

由此可見，相對于參考通道，待測通道的相位變化趨勢保持一致，多次上電的相位差變化小于4 度。各通道間的起始相位差異來自于電路中的模擬器件的影響。

5 結(jié)束語

本文介紹了在較高采樣率的基于JESD204B 協(xié)議的多片ADC 中實(shí)現(xiàn)多通道相位同步采樣的方法，描述了基于Xilinx FPGA進(jìn)行JESD204B 關(guān)鍵信號約束性扇出和接口代碼設(shè)計(jì)的實(shí)現(xiàn)方式，并基于AD9694 給出了實(shí)測結(jié)果，驗(yàn)證方法可行。該方法為數(shù)字陣列體制雷達(dá)中多片多通道ADC 采樣同步的應(yīng)用場合提供了一種有效解決方案，具有較強(qiáng)的實(shí)用性和工程借鑒意義。