基于CPCI架構衛星信號數據存儲平臺的硬件設計

文/劉紅偉

1 引言

跟蹤與數據中繼衛星系統（TDRSS）是一個利用同步衛星和地面終端站，對中、低規飛行器（以下統稱為用戶航天器）進行高覆蓋率測控和數據中繼的測控通信系統。載于同步衛星上的用戶終端通過中繼衛星接收地面終端站的前向指令和數據，并將用戶航天器產生的遙測、遙感和其他數據實時地發送到地面終端站。KSA（Ka band single access）作為TDRSS系統中繼衛星和地面終端站之間的Ka頻段單通路通信，具有單通路、單址、單波速、遠距離傳輸、高速數傳的特點。高速數據傳輸接收系統作為地面終端站重要組成部分，具備高速數據傳輸信號的解調譯碼功能，同時能夠將譯碼后的基帶數據按業務幀進行實時轉發和存儲，用于事后誤碼測試。在該數據處理平臺上，自高速數據傳輸接收系統收到一幀完整的傳輸幀數據（以傳輸幀末位為參考）至發出網絡數據包的時間差定義為返向數據處理時延，反映了基帶數據處理單元的處理性能，要求該處理延時不大于40ms。

2 硬件平臺總體設計

基于CPCI架構衛星信號數據存儲平臺包含處理器最小系統、FPGA、交換芯片TSI578等單元，如圖1所示。平臺的硬件設計涉及處理器最小系統的設計和基于FPGA、交換芯片TSI578的高速數據傳輸通道設計。

2.1 處理器最小系統設計

P2020NXE2KHC高性能處理器是Freescale公司的PowerQUICC系列的CPU芯片，主頻最高可達1200MHz，集成2個e500v2內核及獨立的64kB L1 Cache和共用的512kB L2 Cache，還集成了1個DDR控制器、SerDes接口、增強型Local Bus、千兆網、UART等豐富的功能單元。主要應用在通信和工業控制的高端領域中，是一顆用于控制類層面的處理器。處理器通過Local Bus總線與SDRAM、FLASH相連；通過DDR控制器外掛5片DDR3芯片，通過以太網接口連接PHY芯片BCM5461S；通過DUART接口連接RS232收發器，如圖2所示。

2.2 處理器與DDR3的連接設計

P2020NXE2KHC與DDR3連接的電路原理框圖如圖2所示。總共5片DDR3芯片掛接到P2020NXE2KHC的DDR控制器上，其中4片拼接成容量2GBytes位寬64bits的DDR3存儲器，用于存儲用戶數據，另一片DDR3芯片接到P2020NXE2KHC的DDR控制器的ECC管腳，用于ECC校驗。P2020NXE2KHC具有一個64位DDR3存儲器控制器，總共尋址空間為32Gbit。本設計中DDR3芯片選用ISSI公司的IS43TR16256A-125KBLI，它單片具有4Gbit容量，16位數據位寬，每個控制器選用4片該顆粒，拼成64bit位寬，總尋址空間為16Gbit。

2.3 高速串行數據傳輸通道設計

接收機接收衛星高速數據并進行解調譯碼，解調譯碼后的基帶數據通過RapidIO高速串行通道傳送給實時數據轉發平臺的FPGA，FPGA內部邏輯實現基帶數據的一分二，其中一路通過PCIE高速串行總線傳輸到主板并存儲到掛接其上的SSD磁盤陣列中，另一路通過RapidIO高速串行通道傳送給RapidIO交換芯片之后轉發到處理器P2020NXE2KHC，在處理器中完成協議轉換通過雙網口傳送給本地計算機，如圖1所示。

3 系統測試

根據衛星信號數據實時轉發平臺的設計功能，搭建如圖3所示的測試平臺，設置測試環境：全數字衛星信號模擬源調制方式為SQPSK，信息速率為200Mbps，編碼方式為LDPC7/8，接收解調單元設置對應參數。

實時性指標測試：當接收解調單元完成鎖定后，開始記錄基帶數據10分鐘，然后按照設置幀長度將數據進行排列，讀入的數據完全排列整齊，用軟件對解調時間碼與數據轉發時間碼進行提取，任意一幀數據二者之差波動范圍在1.5ms至2ms之間，遠遠小于40ms的指標要求，符合系統的實時性。

4 結束語

本文針對高速衛星數據傳輸接收系統基帶數據處理的業務需要，設計了一種基于CPCI架構的高速衛星信號基帶數據實時轉發平臺，詳細設計了該處理平臺的處理器最小系統設計和高速數據傳輸通道設計。經搭建測試平臺對600Mbps衛星基帶數據進行實時處理進行測試，反映該平臺處理性能的返向數據處理時延不大于2ms，遠小于40ms的性能指標。未來還可在軟件體系架構、多核處理等方面進行深入研究。

圖1：實時數據轉發平臺硬件框圖

圖2：處理器最小系統框圖

圖3：衛星信號數據實時轉發測試平臺