內嵌PMOS的高維持電壓LVTSCR設計

陳磊 李浩亮 劉志偉 劉俊杰 楊波

摘? 要： LVTSCR器件結構相對于普通SCR具有低電壓觸發特性而被廣泛用于集成電路的片上靜電放電（ESD）防護中。但是在ESD事件來臨時，其維持電壓過低易發生閂鎖（latch?up）效應致使器件無法正常關斷。為改進LVTSCR這一缺陷，提出了一種內嵌PMOS的高維持電壓LVTSCR結構，即Embedded PMOS LVTSCR（EP?LVTSCR）。該結構基于內嵌PMOS組成的分流通路抽取阱內載流子，抑制寄生晶體管PNP與NPN正反饋效應，來提高器件抗閂鎖能力;通過Sentaurus TCAD 仿真軟件模擬0.18 μm CMOS工藝，驗證器件的電流電壓（I?V）特性。實驗結果表明，與傳統LVTSCR相比較，EP?LVTSCR的維持電壓從2.01 V提升至4.50 V，觸發電壓從8.54 V降低到7.87 V。該器件具有良好的電壓鉗位特性，適用于3.3 V電源電路芯片上靜電防護應用。

關鍵詞： LVTSCR; 靜電放電; 閂鎖效應; 維持電壓; EP?LVTSCR; 分流

中圖分類號： TN432?34? ? ? ? ? ? ? ?文獻標識碼： A? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? 文章編號： 1004?373X（2019）16?0049?04

0? 引? 言

隨著集成電路制造工藝的尺寸不斷縮小，氧化絕緣層越來越薄以及電路復雜性的提升，芯片遭受ESD現象日益嚴重[1]。通常靜電防護芯片應符合ESD設計窗口要求：一是防護器件的觸發電壓必須小于內部電路柵氧層的擊穿電壓;二是防護器件的維持電壓必須大于電源工作電壓，避免發生閂鎖效應[2]。在眾多防護芯片當中，可控硅（SCR）因具有單位面積最高的魯棒性而被廣泛應用[3?4]。由于其本身固有的缺點從而提出了LVTSCR器件結構，雖然LVTSCR具有低電壓觸發特性，但依舊沒有解決SCR易發生閂鎖的問題[5?6]。

當前，國內外已有的提高防護器件維持電壓的方法有：一是提高器件的觸發電流來實現閂鎖免疫的目的，如文獻[7]，但是這種結構需要外在GGNMOS器件和分流電阻輔助SCR觸發;二是提高防護器件的維持電壓，通過拉長器件的關鍵尺寸，增加寄生晶體管NPN和PNP的基區寬度或是采用多個防護器件堆疊的結構來提高器件的維持電壓[8?9]。但這兩種方法會嚴重浪費硅片面積，削弱了器件單位面積的防護效率。文獻[10]采用N阱和P阱當中嵌入一個N型層來提高器件的維持電壓。但這種方法需要特殊的工藝，增加了器件的設計成本。

為有效提高器件的維持電壓，本文提出了一種新型SCR防護器件結構。設計核心思路是器件的SCR路徑觸發開啟后，PMOS管和NMOS管寄生的晶體管NPN組成的表面分流路徑也同時開啟。通過這條額外的路徑，能夠有效抑制阱中SCR路徑的正反饋效應，降低電流增益[β]，避免器件發生閂鎖效應。通過Sentaurus TCAD仿真的運用，對新型器件的工作原理進行分析和驗證，基于對MOS管分流路徑的優化，EP?LVTSCR能夠適用于3.3 V電源電路的芯片防護當中。

1? 器件的ESD工作機理

1.1 傳統LVTSCR的工作機理

如圖1所示，傳統N?LVTSCR器件是在SCR的基礎上嵌入了一個NMOS管，其中NMOS的漏極跨接在P?Well與N?Well上，柵極與源極連接陰極。

當正向應力發生在陽極時，隨著電壓的增大，相對于SCR器件依靠雙阱發生雪崩擊穿，由于N?LVTSCR漏端的摻雜濃度和漏端邊緣處與柵極形成的附加電場，N?LVTSCR所需要達到雪崩擊穿的壓降會小于SCR器件。在N?LVTSCR的漏端發生雪崩擊穿后，勢壘區會隨之產生大量的電子空穴對。電子從N?Well流入到陽極N+區，同時空穴從P?Well流入到陰極P+區，當電子電流和空穴電流在阱中產生的壓降達到0.7 V時，寄生晶體管NPN和PNP開始導通。此時SCR開啟，形成一個PNPN通路。

由于NPN晶體管的基極是PNP晶體管的集電極，PNP晶體管的基極是NPN晶體管的集電極，SCR路徑建立了一個雙重注入的正反饋體系，加劇了電導調制效應，導致N?LVTSCR工作在Snap?back區域并產生一個深回滯點（一般為2 V左右），因此傳統N?LVTSCR器件容易遭受閂鎖效應的風險，無法滿足正常電路防護要求。

1.2 EP?LVTSCR的設計思路

新型器件EP?LVTSCR的結構是在N?LVTSCR的N?Well上嵌入了一個PMOS管，PMOS管的柵極連接到陰極，漏極與NMOS的漏極用導線相互連接，EP?LVTSCR的剖面圖如圖2所示，等效電路圖如圖3所示。當器件的SCR路徑開始導通后，電流走向為兩條并聯的路徑：陽極P+/N?Well/P?Well/陰極N+（SCR路徑）和陽極P+/N?Well/P+/N+/P?Well/陰極N+（表面分流路徑）。為促使器件SCR路徑開啟并產生回滯狀態需要滿足：

[β·（M-1）≥1] （1）

式中：[β]表示寄生晶體管的電流增益;[M]表示雪崩倍增因子[11]。根據第1.1節分析LVTSCR工作機理可知，器件的維持電壓由雙阱中載流子濃度決定，通過表面分流路徑可以抽取寄生晶體管發射極注入阱內的載流子數量，降低寄生晶體管NPN與PNP的[β]增益。由式（1）可知[β]降低，為保持SCR的回滯狀態，雪崩倍增因子[M]便會提高，來碰撞電離出大量電子空穴對，彌補阱中被抽取載流子的數量。而提高雪崩倍增因子[M]需要更高電壓加在反偏勢壘區來增加碰撞電離率。該機理說明了EP?LVTSCR通過表面分流路徑提高維持電壓的可行性。

2? TCAD仿真測試與機理驗證

為得到器件的ESD防護性能，本文采用Sentaurus TCAD模擬0.18 μm CMOS工藝進行器件的ESD仿真，使用的物理模型包含有帶隙變窄模型、雪崩模型、SRH復合模型和俄歇復合模型等。N?LVTSCR和EP?LVTSCR器件的橫向尺寸參數如表1所示，面積大小相同。

通過仿真模擬TLP脈沖測試得到傳統N?LVTSCR和EP?LVTSCR的I?V曲線特性如圖4所示。傳統N?LVTSCR的觸發電壓為8.54 V，維持電壓為1.98 V，EP?LVTSCR的觸發電壓為7.87 V，維持電壓為4.50 V。仿真結果表明，表面分流路徑具有提高維持電壓的作用，新型N?LVTSCR器件相對于傳統N?LVTSCR器件的維持電壓提高了2.5 V，能有效防護3.3 V電源電路的芯片。

為了探究新型器件觸發降低的原因并驗證分流路徑提高維持電壓的機理。本文分別對EP?LVTSCR和N?LVTSCR觸發時和回滯完成時電流和電場進行仿真分析，如圖5和圖6所示。圖5顯示了EP?LVTSCR和N?LVTSCR器件觸發時電流密度圖。圖5b）EP?LVTSCR顯示了N?Well里大部分電流流入PMOS管的漏端。

由圖5可知，N?LVTSCR觸發時電流走反偏PN結路徑（N+/N?Well/N+/P?Well/P+），而EP?LVTSCR觸發時大部分電流走PMOS抽流路徑（P+/N?Well/P+/N+/P?Well /P+）。由于PMOS抽流路徑的等效寄生電阻小于反偏PN結路徑，所以對比N?LVTSCR和EP?LVTSCR的觸發路徑能夠進一步降低觸發電壓。

圖6顯示了N?LVTSCR和EP?LVTSCR器件回滯完成時的電流密度和電場分布情況。從圖6a）和圖6b）可以看出，EP?LVTSCR的N?Well內電流密度相對于N?LVTSCR的有所減少，PMOS的溝道有大量的電流流入漏端。在回滯期間，EP?LVTSCR有兩條電流導通路徑。圖c）和圖d）是器件回滯完成時的橫向電場分布，對比N?LVTSCR的電場分布，EP?LVTSCR的反偏結（N?Well與P?Well）電場明顯增強。由于電流密度的減少，反偏結的空間電荷區形成了更高的內建電場，從而提高了EP?LVTSCR的維持電壓。通過圖6器件回滯完成時電流、電場仿真結果驗證了第1.2節對EP?LVTSCR的維持電壓機理的分析。

3? 器件抗閂鎖優化與分析

因為晶體管的[β]增益受發射結的注入效率所影響，降低發射效率能提高器件的維持電壓，發射效率公式如下：

[γ=1-DeWbNbDbWeNe] （2）

式中：De，Db為晶體管發射極和基極的擴散系數;Wb和We為基極寬度與發射極寬度;Nb和Ne為基極與發射極的摻雜濃度[12]。由式（2）可知，增加晶體管的基區寬度，可以降低發射效率，電流增益也會隨之降低，器件的維持電壓則會提高。所以調節EP?LVTSCR的D8尺寸為1.5 μm，2.6 μm，4.2 μm，相應N?LVTSCR的D9尺寸為3.3 μm，4.4 μm，6.0 μm時，得到器件關鍵尺寸對維持電壓的影響如表2所示。N?LVTSCR的維持電壓分別為1.98 V，2.11 V，2.27 V，EP?LVTSCR的維持電壓分別為4.50 V，4.84 V，5.17 V。

結果表明，當D8尺寸拉長時不僅增加寄生晶體管PNP的基區寬度來提高器件的維持電壓，更主要的是由式（1）得出，阱內[β]增益的降低，會加強表面分流路徑流效果，從而進一步提高器件的維持電壓。

4? 結? 論

可控硅（SCR）作為ESD防護器件存在維持電壓過低的缺陷，為此本文提出了一種基于N?LVTSCR的新型器件結構。本文通過表面分流路徑，抽取阱內載流子濃度，減弱寄生晶體管的電流增益，增強反偏PN結內電場，來提高器件的維持電壓，TCAD仿真結果表明，在器件遭受ESD應力下，EP?LVTSCR的維持電壓為4.50 V，相對于傳統N?LVTSCR器件維持電壓（1.98 V）有著顯著的提升。針對ESD設計窗口要求維持電壓留有10%～20%的安全裕量，EP?LVTSCR器件結構能夠有效解決0.18 μm CMOS 3.3 V電源電路閂鎖效應問題。

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（上接第52頁）

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