基于FPGA的便攜式導彈快速測試方法研究

孫 成,陳澤宏2,牛 康,高 龍3,白 旭

(1.上海機電工程研究所，上海 201109; 2.空軍駐上海地區第一軍事代表室，上海 201109;3.上海航天技術研究院，上海 201109)

0 引言

導彈測試是導彈研制、生產、使用過程中的重要工作環節，用于檢查、驗證導彈系統的功能和主要技術性能，進行故障定位，在必要和允許的情況下調整不合格的參數或更換有故障的部件，以保證工廠生產的導彈技術性能滿足要求、部隊使用的導彈處于良好的備戰狀態。當前，隨著航空、航天技術的飛速發展，以導彈為核心的空天防御武器在空間防御、區域防空力量競爭等條件中所承擔的任務和角色越來越多，伴隨而來的武器裝備需求也隨之增大。這就對以導彈為核心的空天防御武器在地面測試的過程中提出了很高的要求[1-2]。不僅需要地面測試設備和測試方法在短時間內可以完成覆蓋性測試，同時要求地面測試設備和測試方法在面對大規模數據處理時可以有效地完成數據實時可視化處理和智能決策。

與此同時，隨著集成電路、微電子技術以及綜合電子技術的快速發展，便攜化智能化測試方法已逐漸成為測控領域的的一個重要研究分支[3]。相比較于導彈等空天技術的發展速度，與其相配套的測試方法和設備的發展卻依然沿用傳統的順序測試方法和測試流程。對比傳統導彈測試方法，現代測試方法不僅可以提高測試效率、降低設備成本、提高數據分析能力，同時可以提高整個測控系統的穩定性。

當前傳統的地面導彈測試設備體積龐大、專用性強、測試電纜連接復雜，而且當前測試設備存在過度冗余現象，一方面往往很簡單的測試項目都需要很多設備來配合完成；另一方面而言，有很多測試設備為了完成測試項目，在設計測試設備時往往加入了太多不需要的東西。從測試數量來看，當前測試都只針對單個個體進行測試，在進行批量化測試時會遇到很大的阻礙。在數據處理方面，傳統的測試過程中很大程度上依賴人力進行測試數據的操作和故障的診斷，極大的限制了當前對導彈進行快速集成和測試，同時更難以支持導彈的批量化測試需求[4-5]。其次，從測試流程中可以看出，傳統的測試流程都采用單一順序測試流程，不同流程之間相關性較大，導致整個測試流程所消耗的相對時間較長，測試效率低下。

近年來，關于對導彈進行快速測試技術研究的過程中，比較典型的都是以NI處理器和對應的NI板卡為核心的基于LABVIEW的順序測試流程。具有代表性的有以下幾種測試方法：文獻[6]提出采用基于PC/104的導彈動態測試系統，但是該方法更偏重于單一測試頻率下進行動態測試；文獻[7-8]提出采用基于PXI的測試方法，但是該方法以PXI機箱為測試核心，但是于傳統的測試方法相比，雖然設備的體積得到了一定情況的減小，但是從測試效率和測試流程方法上來看并未有很大的改善。

因此，智能化、模塊化、便攜化、批量化的測試手段是未來空天防御武器快速測試和快速發射的一個重要發展方向。

1 系統應用環境與結構

便攜式導彈快速測試方法主要以戰場導彈快速發射和批量化測試為研究背景，以提高導彈的測試效率和加快導彈的發射速度為目的。面向導彈的快速發射技術的應用環境框架如圖如圖1所示。

圖1 便攜式測試設備應用環境

如圖1所示，地面測試系統是整個應用環境中的重要一環，便攜式智能測試設備作為其核心測試部分。其結構如圖2所示。

圖2 核心測試設備結構

便攜式智能測試系統主要包括主控計算機、無線AP、嵌入式控制器及通信總線等。本文主要介紹一種基于FPGA的便攜式導彈快速測試方法。該方法采用板卡組合結構，各級板卡采用自主設計，分別包含FPGA綜控數據處理板卡、通信板卡、模擬量采集板卡、開關量等處理板卡。系統結構如圖3所示。

圖3 系統結構

2 系統硬件設計

基于FPGA的便攜式導彈快速測試系統采用板卡組合結構，各級板卡采用自主設計。整個硬件系統主要由綜合數據處理板卡、通信板卡、模擬量采集板卡以及開關量處理板卡組成。

2.1 基于FPGA的綜合數據處理系統

系統硬件主要采用Cyclone IV FPGA芯片作為主處理器。首先，相比較于傳統ARM架構處理器，FPGA采用并行數據任務流處理方式，其數據處理速度遠快于ARM架構處理器；其次，FPGA中包含上千萬的可編程邏輯資源，在設計時，可以利用并行體系結構，將設計分解為結構良好的數據執行流，根據不同的任務數據來進行自主設計處理方式；最后，FPGA具有強大的新一代互聯互通和增強的靈活性，可以利用最新的技術發展在器件上重新編程。基于FPGA的數據綜合處理系統板主要用于完成對其他功能板卡的數據進行處理和綜合調度。

首先，FPGA內部處理器設計過程中，為了盡可能的提高處理速度。在進行搭配CPU時，核心板采用雙核處理器系統，兩處理器之間通過雙端口RAM進行相互數據交換。CPU1主要用于完成與各底板的通信和數據處理，CPU2主要用來完成與前端平臺的數據交互。雙核處理架構如圖4所示。

圖4 FPGA內部硬件結構搭配

在進行核心板硬件原理圖設計時，為了盡可能的減少系統硬件體積、盡可能的提高系統抗干擾性能，同時為了方便布局走線，數據綜合處理系統采用多層板進行布線。

2.2 數據通信板卡

核心板搭載在數據通信系統板上，主要負責完成與其他板卡之間的數據通信，以及與顯示軟件或者智能設備之間的交互通信等功能。

在與板卡之間進行數據通信、同時與導彈進行通信主要采用422通信接口，422通信接口具有速率快、抗干擾能力強等優點，通信板卡共設計了8路422通信接口。對應的原理圖如圖5所示。

圖5 422通信原理圖

在與主控計算機上位機平臺進行通信時, 采用以太網來進行數據交互，以滿足大數據量、快速傳輸的要求。芯片接口以太網原理圖如圖6所示。

2.3 IO系統板

IO主板采用ARM芯片為核心處理器，采用FreeRTOS來進行任務調度。任務主要為與核心板通信、通信數據處理、IO執行操作、繼電器控制等。

IO板主要由電源配置單元、EERPROM、SDRAM等部分組成；其系統架構和硬件設計原理圖分別如圖7所示。

圖6 以太網通信

圖7 IO系統板架構圖

圖8 IO核心處理器原理圖

如圖7所示，電源配置主要用來對IO板工作芯片供電電壓進行分配，并為IO工作芯片提供穩定可靠電壓；EERPROM主要用于存儲與FPGA核心板進行通信、IO操作以及其他配置參數；SDRAM用于存儲需要大量操作的數據。

在IO系統板的設計過程中，為了考慮盡可能多的滿足使用需求，板卡設計了16路IO的輸入和輸出、16路繼電器控制以及16路的OC門輸出電路，其原理圖如圖8～17所示。在與FPGA核心板進行通信時依然采用的是422通信接口，以實現數據的高速傳輸與處理。

圖9 IO開關原理圖

圖10 繼電器控制原理圖

圖11 數字開關輸出原理圖

2.4 模擬量系統板

模擬量系統板同樣以ARM芯片為核心處理器，采用FreeRTOS來進行任務調度。任務主要為與核心板通信、通信數據處理、模擬量數據采集等。

模擬量系統板架構和硬件設計原理圖分別如圖12～13所示。

圖12 模擬量系統板架構圖

在進行模擬量系統板卡設計時，為了盡可能滿足使用需求，模擬量系統板卡共設計了16路模擬量輸入電路，可以實現對16路模擬量信號的同時采集，通過軟件設置進行并行采集處理可以有效地降低測試的時間。

圖13 模擬量轉換原理圖

3 系統軟件設計

在對系統軟件進行設計的過程中，為整個硬件系統的幾個核心組成部分都設計了相應的軟件，分別為FPGA綜合數據處理核心板軟件、模擬量系統板軟件、IO系統板軟件。

3.1 FPGA綜合數據處理核心板軟件設計

FPGA綜合數據處理核心板軟件主要完成分系統板卡的數據采集、數據再組包、數據上傳、對彈數據通信、無線AP通信等任務。在進行軟件開發的過程中分別采用了Quarteus II完成FPGA內部處理器的搭建，采用NIOS II為平臺系統完成數據處理系統軟件的設計和開發。另外，為了盡可能的完成各個任務之間的相關轉換，軟件通過移置Uc/os II操作系統完成對所有數據任務的調度。

FPGA數據綜合處理系統的軟件流程圖如圖14所示。

圖14 FPGA軟件任務調度系統流程

如圖15所示，系統開始后，首先進行系統初始化。系統初始化主要完成整個軟件系統的各個任務優先級配置，操作系統初始化，通信參數配置，控制參數配置等功能。

圖15 分系統軟件流程圖

系統初始化完成后，主要進行系統任務的創建及調度運行。任務創建主要完成對整個系統的數據綜合處理任務、模擬量數據處理任務、IO開關量數據處理任務、無線通信任務以及故障處理任務的創建；任務創建完成后，即可啟動任務調度；在軟件啟動任務調度之后，實時完成各任務調度，以實現相應的功能。

3.2 分系統板卡軟件設計

分系統板卡主要包括通信板卡、模擬量采集板卡以及開關量處理板卡等，用以完成對預先指定的各種類型的數據量進行采集、通信以及控制等任務。另外，分系統板卡采用ARM架構的處理器作為核心處理器，通過移置FreeRTOS操作系統完成各個任務之間的相互轉換和任務調度。

如圖15所示，各分系統板卡軟件的流程圖與FPGA數據綜合處理系統軟件的基本一致。主要為分成三部分，分別為系統初始化、任務創建以及任務的啟動調度。在各分系統板軟件設計的過程中，系統初始化主要完成各個分系統板之間數據通信的參數配置、端口配置、中斷配置等內容。在任務創建的過程中主要對各分系統要完成的任務進行創建。在所有分系統任務創建完成之后，軟件啟動任務調度，完成各自的任務、功能。

4 FPGA數據處理IP核

傳統的基于ARM單字節中斷獲取數據的處理方式，在進行大數據連續多字節數據獲取時極為不利，容易造成數據漏幀、漏包等現象；另外，大數據連續字節傳輸會不斷地打斷主程序的運行，影響整個主程序的任務調度。針對傳統方式的不利點，整個測試系統設計了FPGA數據處理IP核。

FPGA數據處理IP核作為整個數據處理系統的處理核心，它決定了整個數據采集、處理的速度。因此，采用VHDL語言單獨設計了具有大吞吐量的數據處理IP核。

采用自主設計的IP核可以進行隨時并行獲取數據；自主定義連續接受大數據包，可顯著提高數據獲取速度，同時，并行數據處理方式可完成所有數據一次性獲取。IP核流程圖如圖16所示，主要流程包括時鐘配置、數據幀大小配置、字節大小配置、狀態機配置。

圖16 IP核流程圖

IP核在設計完成之后，對應的軟件系統設計則調用對應的IP核，通過配置IP核的寄存器來完成對分系統板的一次性連續大數據包的采集和連續性大數據傳輸。

5 實驗結果與分析

圖17為整個系統核心部分的實物圖，可以看出：相較于傳統測試設備，整個系統的核心部分體積大幅降低，便于攜帶與轉運。

圖17 系統核心部分實物圖

整個系統的部分測試結果見表1和表2。

正確如表1所示，在測試過程分別對對應的電源進行了長時間加電測試。實驗結果表明，設備在進行長時間加電時各工作電源均在合理的誤差范圍之內，同時模塊測試電壓值表明電源滿足整個設備的預先設計要求。

表1 供電測試結果

如表2所示，完成了設備部分主從通信功能模塊的驗證，在進行長時間加電、短時間傳輸數據的情況下，數據未出現漏報等情況。數據通信滿足之前的預先設計方案。

因此，綜合以上測試數據表明，該測試方法可行，系統軟硬件設計合理，測試結果正確。后續，還需要通過實際應用繼續對該測試方法及整個測試系統進行完善及優化 。

另外，部分數據由于保密原因沒有附在整個文章的實驗數據里面。

表2 部分通信測試結果

6 結論

1)本文提出了一種面向導彈快速發射的基于FPGA的便攜式批量化測試方法，該方法主要完成導彈的快速發射、便攜式測試以及批量化導彈測試。

2)文章給出了對應的系統總體設計方案，其中包含總體結構設計、數據綜合處理系統設計、以及對應的分系統板卡設計。

3)文章給出了整個測試系統的綜合數據處理板系統、分系統板卡的硬件設計以及軟件設計方案。

為了對整個測試方法進行驗證，已完成了整個系統的主要硬件及軟件設計，部分板卡已經得到驗證，進一步說明了該方案的可行性。