Matlab和FPGA相結(jié)合的軟硬件綜合實驗設(shè)計

石昊強，蔣占軍,b

(蘭州交通大學(xué) a.電子與信息工程學(xué)院; b.電工電子國家級實驗教學(xué)示范中心，蘭州 730070)

0 引 言

隨著電子技術(shù)的快速發(fā)展，越來越多的模擬電路逐漸被數(shù)字電路取代，電子信息類專業(yè)的技術(shù)基礎(chǔ)類課程實驗教學(xué)綜合改革研究不斷深入，仿真實驗內(nèi)容日漸增多[1-3]。例如，在信號與系統(tǒng)分析、數(shù)字信號處理、通信原理課程等課程中，越來越多的實驗內(nèi)容使用Matlab、現(xiàn)場可編程邏輯門陣列(Field Programmable Gate Array,FPGA)技術(shù)代替了傳統(tǒng)的實驗箱教學(xué)模式，但大部分仍停留在軟件仿真驗證的層面；另一方面，在各電子信息類專業(yè)的課程體系中大都有Matlab和FPGA課程，但這兩門課程與理論課程卻都是“各自為戰(zhàn)”，缺乏與專業(yè)課程和工程實踐必要的聯(lián)系和相互補充，在教學(xué)中沒有將理論和軟件仿真以及工程實踐相融合[4-5]。當(dāng)前在“新工科”建設(shè)、工程教育改革、創(chuàng)新創(chuàng)業(yè)教育的影響下[6-7]，各高校對多元化、層次化、綜合性的新型實驗教學(xué)體系、創(chuàng)新人才培養(yǎng)模式以及產(chǎn)學(xué)研相結(jié)合的教學(xué)模式進行了廣泛的研究和探索[8-11]，基于復(fù)雜工程問題的實驗案例設(shè)計的研究、探索層出不窮[12-13]，這類改革極大地調(diào)動了學(xué)生自己動手實踐的積極性，使其對理論和實踐有充分的學(xué)習(xí)和把握。本文以有限長單位沖激響應(yīng)(Finite Impules Response,FIR)濾波器和ASK調(diào)制設(shè)計實驗為例，闡述了理論與實踐充分統(tǒng)一、軟件仿真與硬件電路緊密結(jié)合的綜合實驗設(shè)計方式。

實驗教學(xué)的具體實施可以根據(jù)教學(xué)情況循序漸進制定不同的內(nèi)容組合。例如每個班級根據(jù)人數(shù)分成小組，選擇或者安排不同的綜合實驗內(nèi)容，組內(nèi)成員根據(jù)內(nèi)容分工完成不同任務(wù)，最終通過團隊合作完成實驗，并以實際演示和答辯的方式驗收實驗結(jié)果。通過此類實驗，既能夠培養(yǎng)學(xué)生的實踐動手能力，也激發(fā)了學(xué)生積極主動思考和創(chuàng)新思維。學(xué)生不僅能夠全面深入理解和貫通專業(yè)基礎(chǔ)知識和實驗技能，還可以培養(yǎng)學(xué)生的團隊合作精神、工程素養(yǎng)和創(chuàng)新創(chuàng)業(yè)的綜合素質(zhì)。

1 綜合仿真實驗框架設(shè)計

數(shù)字濾波器理論是電子信息類專業(yè)的核心知識點之一，廣泛應(yīng)用在實際的工程項目設(shè)計中，例如數(shù)據(jù)采集、信號處理和圖像處理中[14-15]。在通信信號處理中FIR濾波器的應(yīng)用更為廣泛，例如成形濾波、匹配濾波和數(shù)字上下變頻系統(tǒng)等。本文以FIR濾波器和ASK調(diào)制為例介紹Matlab + FPGA的綜合實驗設(shè)計方法，設(shè)計實現(xiàn)FIR濾波器，并將其作為ASK調(diào)制中的成形濾波器使用，實現(xiàn)從單元設(shè)計到系統(tǒng)設(shè)計的示例效果。該系列實驗設(shè)計仿真實現(xiàn)框架圖如圖1所示。

圖1 實驗設(shè)計仿真實現(xiàn)框架圖

該實驗設(shè)計主要流程分為Matlab設(shè)計仿真、FPGA-ModelSim設(shè)計仿真和FPGA硬件示波器驗證3部分。首先，根據(jù)實驗項目設(shè)計技術(shù)指標(biāo)需求，進行方案和參數(shù)量化設(shè)計；然后，對比不同設(shè)計方法的性能指標(biāo)，選擇最優(yōu)的設(shè)計方法進行Matlab設(shè)計仿真實現(xiàn)，并在最終實現(xiàn)方案下生成FPGA仿真測試的測試數(shù)據(jù)，保存在文本文檔中。

完成算法仿真之后，根據(jù)算法參數(shù)指標(biāo)和仿真結(jié)果(即圖1中Matlab仿真圖1)，進行硬件描述語言(Hard ware Description Language,HDL)硬件邏輯實現(xiàn)。在編譯無誤后，創(chuàng)建Testbench仿真測試激勵文件，該文件不僅要讀取Matlab仿真生成的測試數(shù)據(jù)，同時也要將FPGA實現(xiàn)的ModelSim仿真結(jié)果輸出數(shù)據(jù)寫入文本文檔，最后調(diào)用ModelSim仿真工具進行時序仿真，并通過ModelSim仿真圖分析設(shè)計是否滿足設(shè)計參數(shù)指標(biāo)。全面驗證時序仿真無誤后，把輸出數(shù)據(jù)文本文檔再通過Matlab進行數(shù)據(jù)分析，Matlab得到的分析結(jié)果即為圖1 框架圖中Matlab仿真圖2部分。

完成FPGA設(shè)計仿真驗證后，就可以生成下載文件進行板級硬件測試驗證，F(xiàn)PGA硬件板卡通過D/A模塊將數(shù)據(jù)輸出，通過BNC線接入示波器，搭建測試環(huán)境，觀察示波器對比分析驗證實現(xiàn)結(jié)果。

2 綜合實驗Matlab設(shè)計仿真實現(xiàn)

綜合實驗設(shè)計需要完成循序漸進的歷程，以達到實際項目工程的鍛煉效果。設(shè)計者首先需要先后完成FIR濾波器設(shè)計和ASK調(diào)制的Matlab仿真，得出Matlab仿真結(jié)果便與后續(xù)FPGA硬件實現(xiàn)結(jié)果對比，同時也為下一步FPGA設(shè)計實現(xiàn)產(chǎn)生測試數(shù)據(jù)。

2.1 基于Matlab的FIR濾波器設(shè)計仿真

FIR濾波器的單位取樣響應(yīng)h(n)是一個N點長的有限長序列，0≤n≤N-1。濾波器的輸出y(n)可表示為輸入序列x(n)與單位取樣響應(yīng)h(n)的線性卷積:

(1)

其系統(tǒng)函數(shù)為:

h(0)+h(1)z-1+…+h(N-1)z-(N-1)

(2)

FIR濾波器由一個抽頭延遲線加法器和乘法器集合構(gòu)成，每個乘法器的操作系數(shù)就是一個FIR系數(shù)，該結(jié)構(gòu)也稱之為抽頭延遲線結(jié)構(gòu)。FIR濾波器有多種基本結(jié)構(gòu)形式，如直接型、級聯(lián)型、頻率取樣型和快速卷積型等，通常基于此來進行FPGA硬件實現(xiàn)。對于濾波器的設(shè)計，可以使用Filter Solutions軟件和Matlab軟件設(shè)計，并生成FPGA所需的系數(shù)參數(shù)，而FIR濾波器的設(shè)計方法通常有窗函數(shù)法、頻率取樣法及等波紋優(yōu)化設(shè)計方法等。

該系列實驗中，采用Matlab軟件設(shè)計時，主要方法有利用fir1函數(shù)、kaiserord函數(shù)、fir2函數(shù)、firpm函數(shù)和采用FDATOOL工具設(shè)計5種方法。設(shè)計時通常需要選擇濾波器的截止頻率、采樣頻率、階數(shù)、通帶、阻帶衰減、過渡帶寬等參數(shù)。

本實例設(shè)計一個15階的低通線性相位FIR濾波器，采用布萊克曼窗函數(shù)設(shè)計，截止頻率為500 Hz，采樣頻率為2 kHz。設(shè)計流程為：首先，利用Matlab軟件根據(jù)設(shè)計參數(shù)設(shè)計出濾波器系數(shù)，其系數(shù)為

{0, -31 546, -117, -263 590, 2 047,

2 047.590, -263,-1 174 615, -30}

該系數(shù)具有偶對稱特性，因此該FIR濾波器具有線性相位，并以12 bit量化系數(shù)，其量化前后的幅頻響應(yīng)如圖2所示。然后，利用Matlab仿真兩路信號測試驗證Matlab軟件下設(shè)計的FIR濾波器效果，一路輸入信號為白噪聲特性的輸入信號，另一路為200 Hz和800 Hz單頻信號疊加的輸入信號。兩路輸入信號經(jīng)過濾波器濾波前后的頻譜圖如圖3所示。同時將兩路測試信號生成的測試數(shù)據(jù)生成二進制數(shù)據(jù)寫入文本文件中作為FPGA實現(xiàn)的測試輸入數(shù)據(jù)。

圖2 濾波器系數(shù)量化前后的幅頻響應(yīng)圖

(a) Matlab仿真白噪聲信號濾波前后的頻譜

(b) Matlab仿真合成單頻信號濾波前后的頻譜

2.2 基于Matlab的ASK調(diào)制設(shè)計仿真

幅移鍵控(ASK)是數(shù)字調(diào)制的基本形式之一，當(dāng)調(diào)制信號為二進制數(shù)字信號時，稱之為二進制數(shù)字調(diào)制(2ASK)。此時，載波的幅度只有兩個變化值0或1，規(guī)定0出現(xiàn)的概率為p,1出現(xiàn)的概率為1-p。其信號可看作是由一個單極性的矩形脈沖序列與一個載波相乘的結(jié)果，即：

s(t)=m(t)cos(ωct+φc)=

(3)

式中:g(t)是持續(xù)時間為Ts的矩形脈沖;ak根據(jù)概率為p或1-p取值為0或1。根據(jù)頻率卷積定理可以得到s(t)的頻譜為[16]:

S(ω)=[M(ω+ωc)+M(ω-ωc)]/2

(4)

式中，M(ω)為m(t)的頻譜。經(jīng)過上述理論分析可得ASK信號可由m(t)和載波產(chǎn)生，其模型如圖4所示。

圖4 ASK信號產(chǎn)生模型框圖

該示例中基帶信號速率Rb=1 Mb/s，以8倍速率采樣，載波信號頻率為70 MHz，仿真2ASK和4ASK調(diào)制信號成形濾波(α=0.8)有無的時域及頻譜波形。通過Matlab仿真得到時域波形圖如圖5所示，頻譜如圖6所示。將得到的2ASK與4ASK時域波形數(shù)據(jù)保存，便于與后續(xù)FPGA硬件實現(xiàn)仿真波形對比驗證。觀察ASK信號頻譜，可以發(fā)現(xiàn)經(jīng)過成形濾波后的信號頻譜主瓣外頻率分量已經(jīng)被濾除；2ASK和4ASK的頻譜形狀及主瓣寬度相同；濾波前后的信號頻譜都含有明顯的載波頻率分量。

(a) 未經(jīng)成形濾波的2ASK時域波形

(b) 成形濾波后的2ASK時域波形

(c) 未經(jīng)成形濾波的4ASK時域波形

(d) 成形濾波后的4ASK時域波形

3 綜合實驗FPGA設(shè)計實現(xiàn)仿真

本例中FPGA設(shè)計采用Quartus Prime Standard Edition 18.1 版本，F(xiàn)PGA芯片采用Cyclone IV E系列EP4CE6F17C8器件，仿真軟件采用Altera自帶版本ModelSim-Altera 10.5b版本。

(a) 未經(jīng)成形濾波的2ASK頻譜

(b) 成形濾波后的2ASK頻譜

(c) 未經(jīng)成形濾波的4ASK頻譜

(d) 成形濾波后的4ASK頻譜

3.1 FIR濾波器的FPGA設(shè)計與仿真實現(xiàn)

本例中FIR濾波器采用直接型結(jié)構(gòu)。FPGA實現(xiàn)直接型結(jié)構(gòu)的FIR濾波器時，有串行結(jié)構(gòu)、并行結(jié)構(gòu)、分布式結(jié)構(gòu)、直接調(diào)用Quartus Prime軟件自帶的FIR濾波器IP核等方式，本例選用串行結(jié)構(gòu)實現(xiàn)2.1節(jié)中的15階FIR濾波器，如圖7所示。

圖7 全串行FIR濾波器結(jié)構(gòu)

在Quartus中完成FIR濾波器Verilog HDL代碼設(shè)計，然后進行綜合編譯實現(xiàn)仿真，仿真結(jié)果如圖8所示。完成綜合實現(xiàn)后，編寫測試激勵文件，將之前準(zhǔn)備好的文本文件測試數(shù)據(jù)讀入，同時將FPGA實現(xiàn)后的輸出數(shù)據(jù)寫入外部文本文件中，完成測試文件后，調(diào)用ModelSim-Altera仿真軟件進行時序仿真，白噪聲信號和合成單頻信號仿真結(jié)果如圖9、10所示。

圖8 FIR濾波器綜合編譯結(jié)果

完成ModelSim時序仿真后，編寫Matlab程序，將ModelSim仿真的FPGA實現(xiàn)的濾波器濾波后的輸出數(shù)據(jù)讀入Matlab進行時域和頻域仿真分析，驗證FPGA設(shè)計實現(xiàn)是否滿足設(shè)計要求，得到信號濾波前后的頻譜圖如圖11所示，時域波形如圖12所示。

圖9 ModelSim仿真白噪聲信號濾波前后波形

圖10 ModelSim仿真合成單頻信號濾波前后波形

(b) FPGA仿真合成單頻信號濾波前后的頻譜

(a) FPGA仿真白噪聲信號濾波前后的時域波形

(b) FPGA仿真合成單頻信號濾波前后時域波形

通過對比分析圖3 Matlab仿真的測試信號濾波前后的頻譜圖和圖11中FPGA仿真的信號濾波前后的頻譜圖，可知FPGA實現(xiàn)的濾波器輸入、輸出信號頻譜與Matlab直接仿真的結(jié)果完全相同。從圖12中可以發(fā)現(xiàn)濾波后的白噪聲信號時域波形變化趨勢明顯緩和，可見把高頻信號分量濾除了。濾波后的合成單頻信號已形成規(guī)則的頻率為200 Hz的單頻信號。綜上對比分析可知，該濾波器的FPGA設(shè)計實現(xiàn)完全滿足涉及要求。

3.2 ASK調(diào)制的FPGA設(shè)計與仿真實現(xiàn)

根據(jù)圖4中所示的ASK信號產(chǎn)生模型框圖進行ASK調(diào)制的Verilog HDL設(shè)計，采用鍵控法實現(xiàn)ASK的調(diào)制，關(guān)鍵在于生成本地載波信號，這個可以通過Quartus提供的NCO核產(chǎn)生。只需在工程中調(diào)用NCO的IP核，進行載波頻率參數(shù)和接口的設(shè)置即可。經(jīng)過綜合編譯得到仿真結(jié)果如圖13所示。

圖13 ASK調(diào)制綜合編譯仿真結(jié)果

完成綜合實現(xiàn)后，編寫測試激勵文件通過ModelSim進行時序仿真，分別仿真2ASK調(diào)制的波形以及成形濾波后的波形，如圖14、15，再進行4ASK調(diào)制的波形以及成形濾波后的波形，如圖16、17所示。

通過ModelSim時序仿真可以明顯看出調(diào)制以及成形濾波的FPGA實現(xiàn)波形效果。因此，本示例不做Matlab對比分析驗證。

圖14 2ASK調(diào)制的時序波形

圖15 2ASK調(diào)制成形濾波后的時序波形

圖16 4ASK調(diào)制的時序波形

圖17 4ASK調(diào)制成形濾波后的時序波形

4 綜合實驗FPGA板級測試

根據(jù)圖1中實驗設(shè)計仿真實現(xiàn)框架圖所示，為了進行FPGA硬件板卡與示波器連接測試，設(shè)計了兩路獨立的D/A轉(zhuǎn)換通道，而且兩路通道的電路設(shè)計完全相同，D/A轉(zhuǎn)換電路主要由AD9708轉(zhuǎn)換芯片、電容電感設(shè)計的7階巴特沃斯低通濾波器、AD8065組成的幅度調(diào)節(jié)電路組成。

FPGA硬件板卡測試以FIR濾波器示例，將Quartus Prime軟件設(shè)計仿真實現(xiàn)后生成的下載文件下載FPGA板卡中，通過兩路雙頭BNC線纜將FPGA板卡輸出的D/A接口與示波器兩個通道連接，得到輸入信號只有200 Hz和輸入為200 Hz與800 Hz合成疊加信號濾波前后的波形圖，其中輸入為200 Hz的波形圖如圖18所示，合成疊加信號的波形圖如圖19所示。從兩個波形圖中可以看出濾波后的波形不夠平滑，波形呈階梯狀，該現(xiàn)象是由采樣頻率及轉(zhuǎn)換頻率較低導(dǎo)致的。

圖18 濾波器輸入單頻信號的測試波形圖

圖19 濾波器輸入疊加信號的測試波形圖

在圖18中可以觀察到示波器D/A轉(zhuǎn)換輸出的信號比實際值幅度降低了一半。這是FPGA設(shè)計中為了避免數(shù)據(jù)溢出，增加數(shù)據(jù)位導(dǎo)致的。

觀察圖19中示波器波形圖，可以看出，由于FIR濾波器截止頻率設(shè)置為500 Hz，所以輸入疊加信號濾波后仍能輸出規(guī)則的200 Hz單頻信號，但是其幅度相對于單頻輸入時又降低了一半。這是由于疊加信號的幅度與單頻輸入信號一樣，因此疊加信號中的200 Hz信號幅度已經(jīng)比單頻輸入信號降低了一半，當(dāng)濾除800 Hz信號后，輸出數(shù)據(jù)為降低了一半幅值的200 Hz單頻信號，所以最終通過D/A轉(zhuǎn)換后又降低了一半，得到濾波后波形圖比圖18中幅度低了一半。經(jīng)過上述對比分析可知，基于FPGA設(shè)計實現(xiàn)的FIR濾波器與設(shè)計參數(shù)指標(biāo)一致，同時也與Matlab仿真設(shè)計結(jié)果一致，綜合表明本綜合實驗設(shè)計具有較好的實現(xiàn)效果。

5 結(jié) 語

通過基于Matlab和FPGA的FIR濾波器設(shè)計以及ASK調(diào)制設(shè)計綜合實驗，學(xué)生能夠得到課程知識深入分析能力、算法參數(shù)仿真設(shè)計驗證能力以及FPGA硬件工程系統(tǒng)實現(xiàn)能力的專業(yè)綜合實踐培養(yǎng)。該系列綜合實驗課程設(shè)計能夠滿足信號與系統(tǒng)、數(shù)字電路、數(shù)字信號處理、通信原理、軟件無線電等大多數(shù)課程的綜合實驗需求，可以在電子信息類專業(yè)基礎(chǔ)課程實驗教學(xué)改革中應(yīng)用。