一種具有高穩定相位差的成像雷達頻率源

張鳳萍, 梁 影,2, 章撼中, 倪 亮,2

(1.上海無線電設備研究所,上海201109;2.上海目標識別與環境感知工程技術研究中心,上海201109)

0 引言

頻率源,又稱頻率合成器,是雷達和通信系統的核心器件之一,對雷達和通信系統的性能起決定性作用。對于太赫茲成像雷達,為了實現對運動目標厘米級甚至毫米級分辨率的成像,要求雷達系統具有較好的相參性[1],從而對頻率源的精度和穩定性提出了更高的要求。目前,對太赫茲波頻率源的研究正處于探索階段,頻率源在更高頻率、更低相噪、更低雜散和諧波[2]等性能上的突破,能更好地推動高分辨成像雷達技術的發展。

針對微波頻率源相位抖動以及頻率不穩定等因素導致高分辨成像雷達目標回波抖動、成像效果差的問題,提出了一種具有高穩定相位差的頻率源實現方案,并進行系統實測,驗證頻率源方案的有效性。

1 頻率源穩定性對運動補償精度的影響

高分辨成像雷達作為逆合成孔徑雷達(ISAR)成像技術的應用,回波數據處理過程主要包括運動補償和成像處理兩部分。目標相對于雷達的運動姿態變化會導致成像質量下降,由于運動目標的非合作性,在無法預知目標運動軌跡的前提下,高要求的目標成像分辨力很難實現。運動補償技術[3]作為ISAR成像的一個關鍵技術,是進行圖像處理和分析的基礎。

設雷達接收機收到的回波信號為

式中:f(t)為回波復包絡;ω0為載波頻率。則延時τ的回波信號可表示為

運動補償過程中對相鄰時刻回波進行包絡對齊時,充分利用了相鄰時刻兩次回波之間的強相關性,進行距離像平移處理,并以幅度相關函數R(τ)的最大值所在位置τ0作為運動補償時間的估計值[4]。幅度相關函數R(τ)的表達式為

運動補償的包絡對齊要求回波之間具有相關性,頻率源產生的脈沖調頻信號間的初始相位誤差以及頻率誤差越小越好。若頻率源使用的系統時鐘不穩定,產生的脈沖信號的初始相位會有較大的抖動,相鄰多次回波間的強相關性不成立,從而引入包絡對齊誤差。

同樣的,采用運動補償技術進行初相校準時,需要在目標散射點中尋找一個參考點,如散射中心[5],作為基準完成初相校準。或者根據最大似然估計原理[6],通過回波脈沖間的相位關系,估計目標運動參數,完成初相校準。頻率源引入的初相抖動,會增加參考點的選取難度。回波脈沖間的相位關系不穩定,會導致初相校準不準確,合成后的目標像將出現主瓣展寬和副瓣變差的情況,無法滿足高分辨雷達成像的精度要求。

2 頻率源相位差穩定性的要求

高分辨成像雷達要求成像分辨率達厘米級甚至毫米級。在包絡對齊誤差無法通過指數加權、卡爾曼濾波、最大熵等濾波算法處理達到分辨率精度要求時,需要對頻率源的穩定性提出更高的要求。

完成運動補償后,即可對回波數據進行成像處理。常用的成像算法有距離-多普勒成像法[7]、超分辨ISAR成像算法、幅度和相位壓縮法以及ISAR圖像重建算法等。這些成像算法都有一個共同的特點,即成像結果的好壞與頻率源的相位特性具有較大的相關性。一發三收脈沖調頻ISAR成像雷達,在完成回波的去斜或解調時,需要在接收機中對回波信號與本振信號進行差頻處理。差頻處理時頻率源相位差會對去斜結果引入相位殘差項,從而降低雷達成像分辨率[8]。

雷達發射和接收倍頻鏈路原理框圖如圖1所示。接收與發射頻率源信號由兩片DDS芯片分別產生,經相同的多級鎖相倍頻,得到太赫茲波段頻率源信號輸出。發射頻率源相對于接收頻率源有一個固定頻偏,該頻偏產生時鐘與DDS芯片時鐘同源。在保證多級倍頻鏈路本身不產生相位噪聲的前提下,DDS芯片輸出信號的相位噪聲會在倍頻鏈路中逐級放大。如果兩路DDS芯片產生的脈沖信號的脈間初始相位差不穩定,會在回波去斜處理過程中引入誤差,造成回波中心頻率的偏移,產生距離估計誤差。為滿足去斜混頻接收的要求,收發兩路DDS電路需要進行同步處理,同一脈沖的兩路輸出信號同步誤差不得超過1 ns;在工作頻率為600 MHz時,DDS輸出重復脈沖間的相位差應不大于2°。

圖1 雷達發射和接收倍頻鏈路原理框圖

3 頻率源設計

3.1 頻率源方案

設計頻率源時,充分考慮系統相參性要求,各電路模塊均采用同一參考時鐘。參考電子科技大學[9]基于DDS和鎖相環(PLL)的頻率源設計方案,將單路的DDS鎖相倍頻[10]鏈路擴展成雙路固定頻率差頻率源產生鏈路(雙路DDS+PLL頻率源),如圖2所示。現場可編程門陣列(FPGA)通過串行外設接口(SPI)與DDS芯片通信,完成DDS信號產生控制;DDS芯片的時鐘輸入信號與混頻輸入信號均由同一晶振鎖相倍頻產生;DDS產生的信號經過二倍頻器后,在PLL中與具有固定頻率偏差的兩路X波段頻率源信號進行混頻;然后經N倍頻得到太赫茲頻段信號。

圖2 雙路DDS+PLL頻率源原理框圖

FPGA控制DDS信號輸出時,需要對DDS芯片內部控制寄存器進行多次刷新,啟動DDS芯片內部時鐘校準電路,完成多芯片間的系統時鐘同步校準,產生兩路同步的線性調頻脈沖信號。低頻信號由兩片AD9914芯片產生,充分利用其同步校準功能,分別從硬件和軟件上進行初始相位校準設計,保證頻率源的頻率精度與相位精度。考慮到兩片DDS芯片之間的同步性要求,采用2.4 GHz高頻時鐘信號作為DDS芯片系統時鐘。2.4 GHz高頻時鐘由50 MHz時鐘通過兩級高精度晶體振蕩器級聯產生,以保證最后一級振蕩器輸出信號的相位穩定度足夠高。對于2.5 GHz載波,壓控振蕩器(VCO)相位噪聲為-137 dBc/Hz@1 MHz,滿足時鐘穩定性要求。

3.2 頻率源相位差穩定性的改進

雙DDS頻率源產生的脈沖調頻信號的相位噪聲與雜散指標能夠滿足高分辨成像雷達分辨率要求。但是由于兩路DDS電路輸出信號的初始相位存在波動,會導致雷達測距平均值出現較大偏差。為了解決上述問題,對雷達測距誤差產生的原因進行了分析,并改進信號處理流程。

在雙DDS頻率源信號產生電路中,采用兩級時鐘發生電路產生頻率高達2.4 GHz的同源時鐘分別給兩片DDS芯片。由于輸入時鐘頻率較高,導致雙DDS的低頻調制脈沖的脈間相位同步比較困難,同步誤差將影響ISAR成像雷達的成像分辨率和測距精度。

為了提高雙DDS的輸出脈沖相位差穩定性,對DDS芯片輸出的100 MHz同步時鐘進行前沿對齊監控,結果反饋給FPGA控制軟件,對DDS芯片進行多次同步校準,直至同步誤差滿足系統要求。改進后的電路功能框圖如圖3所示。

圖3 雙路DDS頻率源的同步改進示意圖

4 測試驗證

4.1 同步時延測試

對DDS系統時鐘同步時延進行測試,采取時鐘上升沿對齊措施前后的兩路DDS時鐘信號輸出波形分別如圖4和圖5所示。未采取時鐘對齊措施時,兩路DDS輸出同步時鐘上升沿明顯未對齊,低頻調制脈沖輸出相對延時1.366 7 ns,不滿足高分辨成像雷達測距要求;采取時鐘對齊措施后,兩路DDS輸出同步時鐘上升沿對齊,低頻調制脈沖輸出相對延時479.8 ps,滿足高分辨成像雷達測距要求。

圖4 采取時鐘對齊措施前的DDS輸出情況

圖5 采取時鐘對齊措施后DDS輸出情況

4.2 相位差測試

分別對采取時鐘上升沿對齊措施后的兩路DDS輸出的連續128個脈沖進行采集和存儲,根據信號幅度值計算相位值。以第1個脈沖數據為參考,分別計算兩路DDS輸出的后127個脈沖數據相對于第1個脈沖數據的相位差,得到兩組127×16 000點相位差數據,其中16 000為每個脈沖內的采樣點數。以通道1為參考,求解通道2相對于通道1的相位差,得到一組128×16 000點相位差數據。對相位差求均值和標準差,如圖6～圖8所示。通道1的各脈沖間的相位差均值在-0.100 5°±0.228 6°范圍內,標準差在1.062 7°±0.172 5°范圍內。通道2的各脈沖間相位差均值在1.461 7°±0.278 8°范圍內,標準差在1.206 9°±0.191 3°范圍內。通道2相對于通道1的相位差均值在1.562 0°±0.408 0°范圍內,標準差在1.273 5°±0.214 1°范圍內。可以看出:通道1的相位差均值和標準差均小于通道2,分別為0.1°和1.06°;兩個通道內以及兩個通道間的相位差均值均保持在2°以內,滿足雷達系統分辨精度要求。

圖6 通道1脈間相位差統計

圖7 通道2脈間相位差統計

圖8 通道2相對于通道1相位差統計

5 結論

本文分析了頻率源相位差穩定性對高分辨成像雷達運動補償精度的影響,給出了雷達成像分辨率對頻率源相位差的要求,提出了一種雙DDS頻率源產生方案。針對雙DDS頻率源同步時鐘前沿未嚴格對齊,引起回波中心頻率偏移的問題,提出了DDS同步時鐘實時監控的改進措施。通過多次DDS芯片時鐘的同步校準,實現了具有高穩定相位差的雙路脈沖調制頻率源。測試結果表明,該雙路DDS頻率源輸出同步延時時間在500 ps以內,通道內及通道間的脈間相位差均值均穩定在2°以內,相位差標準差不大于1.5°,能夠滿足高分辨成像雷達對頻率源穩定性的要求。