抗干擾數據鏈終端頻率綜合器系統設計與實現

（海軍航空大學 岸防兵學院，煙臺264001）

在強調信息化聯合作戰的現代戰場復雜電磁環境下，多種形式的主動干擾和被動干擾同時存在，對無線通信數據鏈的抗干擾性提出了越來越高的要求。跳頻通信憑借其頻率快速變換的固有優勢，逐漸成為了主要的抗干擾通信手段，在通信數據鏈系統中廣為應用[1-3]。

跳頻通信采用了載波信號頻率偽隨機不斷變化的方式進行擴頻通信，可以用于實現無線通信數據鏈的抗干擾功能[4-6]。頻率綜合器是抗干擾數據鏈終端的核心組件，用于提供載頻信號，其輸出信號的帶寬范圍和頻點轉換速率極大地影響到無線通信數據鏈的抗干擾能力。在此，以直接數字頻率合成DDS（direct digital synthesis）技術原理、FPGA（field programmable gate array）邏輯控制功能以及相關的硬件芯片等研究為基礎，設計了以AD9915和FPGA（Cyclone IV）為核心的抗干擾數據鏈終端頻率綜合器。

1 終端頻率綜合器系統設計

為了保證抗干擾數據鏈終端頻率綜合器可以根據具體的應用背景設置不同的頻率產生方案，需要便捷快速且穩定地對頻點進行設置。同時，還要保證終端頻率綜合器可以快速地切換并輸出高質量的載頻信號。在綜合考慮成本和性能的基礎上，采用了低成本FPGA 模塊搭配高性能DDS 信號發生器的設計方案。

AD9915 芯片是亞德諾（ADI）公司推出的一款高性能高速直接數字頻率合成器芯片[7]。該芯片采用先進的DDS 技術，通過內部集成的12 位DAC，可以在1.4 GHz 頻率范圍內輸出頻率幅度相位可調的載頻信號。AD9915 的輸出頻點分辨率可達135 pHz，實現高速的頻率、幅度和相位的快速切換功能。對AD9915 芯片的配置主要通過其串行端口和并行端口來完成，根據控制端實際使用的信號要求，輸出相對應頻率、相位和幅度的載頻信號。

EP4CGX150 芯片是阿爾特拉（Altera）公司推出的低成本低功耗Cyclone Ⅳ系列FPGA 芯片[8]其邏輯單元數量達到150 k個，嵌入式存儲器大小達到6.3 Mbit，數據處理速度達到3.1 Gbit/s，被廣泛應用于無線通信、數字信號處理等行業中的低成本小型化產品中。通過Quartus Ⅱ軟件開發平臺可以完成對所設計邏輯功能的分析、編譯、時序優化、性能仿真以及下載燒錄等功能。

抗干擾數據鏈終端的終端頻率綜合器系統，結合FPGA 的穩定便捷現場可編程特點和AD9915 的高性能快速載頻輸出特點，系統的方案設計如圖1所示。

圖1 終端頻率綜合器系統設計框圖Fig.1 Block diagram of terminal frequency synthesizer system design

FPGA 主控模塊作為終端頻率綜合器的控制模塊，可以根據不同的使用環境和操作要求生成相應的跳頻參數配置邏輯，通過IO 端口對DDS 模塊進行控制和數據通信。FPGA 主控模塊的配置邏輯文件通過上位機中的Qutarts Ⅱ軟件環境生成。在調試階段可以通過JTAG 端口對配置邏輯進行下載和在線觀察，在功能定型后通過AS 端口將配置邏輯燒寫到EPCS16 當中，即可完成FPGA 主控模塊上電后的配置邏輯自動加載。當需要對終端頻率綜合器的控制參數進行改變時，只需在上位機重新編輯并寫入FPGA 主控模塊即可。

DDS 模塊的主要功能是根據FPGA 主控模塊的參數配置，快速穩定地產生所需要的跳頻頻率信號。

2 配置功能實現

2.1 DDS 模塊的配置方式

2.1.1 串行和并行配置方式

DDS 模塊的核心芯片是AD9915。對該芯片的讀寫控制，主要通過更改相關寄存器的數值來完成。相關寄存器在不同的數值下可以完成不同的功能并輸出相應的頻率信號，從而保證DDS 模塊的正常輸出[9]。對相關的寄存器進行讀寫操作時可以通過串行模式或者并行模式來進行數據通信。

DDS 模塊可以通過其內部的32 針端口使用串行或者并行模式配置寄存器數值，從而實現對信號幅度、信號相位以及信號頻率的調制輸出。32 針端口的引腳數值組成了專門的32 bit 長度字節，表示為［0：31］。該32 針端口的串行工作模式或并行工作模式由相應的功能針腳實現。4個功能針腳F［0：3］組成了專門的4 bit 長度字節。FPGA 主控模塊的頻率控制字FTW（frequency tuning word）以及其他控制數據，通過32 針端口和4 針功能端口傳輸至DDS模塊的內部寄存器，從而相互配合輸出相應的載波頻率信號。

當4 位功能針腳的對應數值皆為0時，DDS 模塊被配置為并行工作模式。此時，32 針端口在并行模式下進行工作，可以對DDS 模塊中的所有寄存器進行配置訪問。32 bit 長度的字節數據分別由3 bit的控制數據（位［0：2］）、8 bit 的地址數據（位［8：15］）和16 bit 的數值數據（位［16：31］）組成（剩余其他字節留作他用）。其中，控制數據用于規定總線的位寬，并確認每次的數據流是讀還是寫。地址數據用于確認讀寫操作的目標寄存器，數值數據則是目標寄存器要寫入或者讀出的具體數值。控制數據可以將總線的位寬配置為8 bit 或者16 bit。總線8 bit 位寬時對應針腳為［16：23］，對應的寫入速度可以達到100 Mbit/s。總線16 bit 位寬時對應針腳為［16：31］，對應的寫入速度可以達到200 Mbit/s。

當4 位功能針腳的最低位對應數值為1時，DDS 模塊被配置為串行工作模式。此時32 針端口在串行模式下進行工作，并對相關寄存器進行配置訪問。此時32 針端口只需要使用其中的［0：4］共5針，分別完成串行數據的輸入（SDI）、串行數據的輸出（SDO）、串行數據時鐘（SCLK）、輸入輸出同步（IOSYNC）和片選（CS）功能。在串行工作模式下對應的數據讀寫速率可達80 Mbit/s。

2.1.2 主要寄存器的配置方式

在DDS 模塊中，32 針端口在串行工作模式下工作時涉及到第1（地址0x00）至28（地址0x1B）個寄存器，如圖2所示。32 針端口在并行工作模式下，涉及到了112個并行寄存器，主要包括控制功能寄存器和Profile 寄存器等。

1）控制功能寄存器 在DDS 模塊中共有3個控制功能寄存器，分別為CFR1，CFR2，CFR3。在此以CFR1 具體配置為例，對配置過程中的主要針腳進行說明。

CFR1 控制功能寄存器共32 bit，對應為［0：31］。［0］位用于確認串行模式下的輸入輸出端口為高位優先（MSB）或低位優先（LSB）；［1］位用于確認串行通信數據的工作模式為3 線通信（專有數據輸入針腳SDI 和輸出針腳SDO）或2 線通信（SDIO 針腳兼顧讀寫）；［3］位用于配置外部掉電情況，在此置1；［5］位用于確認是否使用外部參考時鐘，在此置0；［6］位用于確認DAC 的掉電功能，在此置0；［7］位用于確認內部數字電路時鐘是否有效，在此置0；［8］位確認OSK 的使能情況，在此置1；［9］位確認外部OSK 的使能情況，在此置0；［11］位確認DDS的相位累加器處于正常工作模式，在此置0；［12］位確認數字斜坡發生器處于正常工作模式，在此置0；［14］位確認DDS 累加器處于正常工作模式，在此置0；［17］ 位控制32 針端口輸入數據的更新情況，在此置0。

2）Profile寄存器DDS模塊中使用了16個Profile 寄存器，對應地址從0x0B 至0x1A。其中，8個Profile寄存器（0x0B，0x0D，0x0F，0x11，0x13，0x15，0x17，0x19）用于存儲8個單音頻率，每個寄存器可以直接寫入32 位［31：0］的頻率控制字。另外8個Profile 寄存器（0x0C，0x0E，0x10，0x12，0x14，0x16，0x18，0x1A）包含與Profile 引腳設置相關的相位偏移和幅度參數，每個寄存器為32 位寬，前16 位用于控制相位，中間12 位用于控制幅度，最后4 位為空。必須注意的是，為了使能Profile 模式，CFR2 寄存器中的Profile 模式使能位（0x01［23］）設置為1。

2.2 FPGA 模塊的配置

通過串行方式實現向DDS 模塊寫入數據的功能，分為2個主要內容：先寫入起始地址等控制字，再寫入數據。其流程如圖3所示。

圖3 在FPGA 中對寫數據至AD9915 的流程Fig.3 Flow chart of writing data form FPGA to AD9915

串行數據配置過程主要包括2個階段。①命令數據配置，將相應的命令寫入DDS 模塊寄存器中。命令數據包括了目標寄存器的地址以及相應的讀或寫操作。②專門的寫入過程，將數據值從串行端口的控制器寫入串行端口的緩沖器中。寫入過程的字節長度由目標寄存器決定。以控制功能寄存器2為例，對其地址0x01 進行訪問時，寫入過程中的傳輸字節數量為4。數據在對應時鐘周期的上跳沿進行寫入寄存器。

完成2個階段的數據配置后，DDS 模塊的串行控制器將寫入命令字節開始下一個配置周期。在一個配置周期結束后，遺留在緩沖器中的配置數據無法有效，需要通過IO_update 針腳進行更新，從而將緩沖器中的配置數據發送到目標寄存器。IO_update針腳的更新通常在一個配置周期完成后進行一次。

串行工作模式下從DDS 模塊讀取數據的過程與上文的寫入過程操作類似。同樣為先送入包含起始地址的控制字，再對每個寄存器進行讀取。只是在讀取過程中與寫入過程稍有不同。寫入的目的地是緩沖器，而讀取的位置是目標寄存器，且讀取的數據在對應時鐘的下跳沿完成輸出。

3 系統功能測試

系統功能測試的連接方案如圖4所示。對抗干擾數據鏈終端頻率綜合器系統的頻點信號輸出和頻點信號切換進行功能測試，各功能模塊連接及測試結果如圖5所示。

圖4 系統測試連接方案Fig.4 Connection diagram of system function experiment

圖5 各功能模塊連接及測試結果照片Fig.5 Picture of function modules connection and test results

3.1 固定頻點信號輸出測試

以fout=56 MHz為例。設置系統時鐘為300 MHz，可以得到FTW為48′h300000000000。通過QuartusⅡ仿真程序在FPGA 主控模塊運行控制DDS 模塊的相關寄存器。復位脈沖使能后，在更新信號的上跳沿對4個功能目標寄存器分別進行配置。Addr［0x20］寫入數值0x40，Addr［0x1D］寫入數值0x04，Addr［0x1E］寫入數值0x45，Addr［0x1F］寫入數值0x00。下一個更新信號的上跳沿對6個目標寄存器進行配置。Addr［0x04］寫入數值0x30，Addr［0x05］寫入數值0x00，Addr［0x06］寫入數值0x00，Addr［0x07］寫入數值0x00，Addr［0x08］寫入數值0x00，Addr［0x09］寫入數值0x00。根據6個頻率控制寄存器的數值高位和低位順序可見，FPGA 主控模塊正常配置了相應的頻率控制字。

3.2 頻點信號切換測試

通過Quartus Ⅱ仿真程序在FPGA 主控模塊運行控制DDS 模塊的相關寄存器。在頻點轉換使能信號的下跳沿驅動下，第2次更新信號的上跳沿之后，DDS 模塊順利進入配置過程，對待改變數值的6個頻率控制寄存器進行數值寫入。Addr［0x04］寫入數值0x49，Addr［0x05］寫入數值0xB2，Addr［0x06］寫入數值0x2D，Addr［0x07］寫入數值0x0E，Addr［0x08］寫入數值0x56，Addr［0x09］寫入了數值0x04。根據6個頻率控制寄存器的數值高位和低位順序可見，FPGA 主控模塊在輸出原有頻點后正常切換更新到了新配置了的頻率控制字。

4 結語

針對跳頻通信體制下的抗干擾數據鏈終端，設計了基于AD9915 的頻率綜合器系統。該系統采用FPGA 模塊與DDS 模塊相結合的方式，由FPGA 模塊負責根據實際應用環境配置頻率點信號參數，由DDS模塊完成實現頻點信號的快速穩定輸出。FPGA 模塊的現場可編程特性可以較好地完成實際跳頻頻點參數的實時修改設置；DDS 模塊的高性能穩定輸出可以保證配置參數快速轉換為實際的跳頻載波信號進行輸出。該抗干擾數據鏈終端頻率綜合器具有較低的成本、較低的功耗、穩定的性能和小巧的體積，經實際測試應用，整體運行可靠穩定，具有較好的應用前景。