高性能CMOS鑒頻鑒相器和電荷泵的設(shè)計(jì)

蘇 浩 ，郭 京 ，牟仕浩 ，羅云霞 ，華爾天 ，閆樹斌 ，3

（1.中北大學(xué)儀器與電子學(xué)院，山西 太原 030051；2.浙江水利水電學(xué)院電氣工程學(xué)院，浙江 杭州 310018；3.中北大學(xué)電氣與控制工程學(xué)院，山西 太原 030051）

CMOS技術(shù)具有低功耗和高集成度的特點(diǎn)，它最初是為數(shù)字電路應(yīng)用而設(shè)計(jì)的。隨著近幾年來半導(dǎo)體技術(shù)的不斷發(fā)展，集成電路制造工藝不斷優(yōu)化，CMOS技術(shù)也被廣泛應(yīng)用在模擬電路中。現(xiàn)在，CMOS技術(shù)已經(jīng)成為設(shè)計(jì)低成本、低功耗和高集成度的模擬前端（WIFI、藍(lán)牙、GPS、ZigBee和RFID）主流的選擇。

鎖相環(huán)電路是由模擬電路和數(shù)字電路組成的。在最近幾代通信系統(tǒng)中，鎖相環(huán)已經(jīng)成為實(shí)現(xiàn)頻率合成器的標(biāo)準(zhǔn)方法。鎖相環(huán)本身的設(shè)計(jì)也是極具挑戰(zhàn)性的。

電荷泵鎖相環(huán)由于其具有捕捉時(shí)間短、捕捉范圍寬、線性度好和穩(wěn)態(tài)相位差幾乎為零的優(yōu)點(diǎn)，被廣泛運(yùn)用在各類頻率合成器的設(shè)計(jì)中。

文中主要設(shè)計(jì)了一款應(yīng)用在鎖相環(huán)系統(tǒng)中的鑒頻鑒相器和電荷泵的CMOS電路。

1 PFD/CP相位誤差分析

鎖相環(huán)電路[1]主要包括鑒頻鑒相器（Phase-Frequency Detector，PFD）、電荷泵（Charge Pump，CP）、環(huán)路濾波器（Loop Filter，LF）、壓控振蕩器（Voltage Control Oscillator，VCO）和分頻器（Frequency Divider，F(xiàn)D），文中參考信號(hào)頻率設(shè)定為10 MHz。

PFD/CP電路采用TSMC 0.18 μm工藝庫(kù)中晶體管和其他無源元件進(jìn)行設(shè)計(jì)。晶體管和其他無源元件的非理想因素會(huì)給電路帶來諸如電流泄漏、電荷共享和電流失配等一系列問題，從而會(huì)引起鎖相環(huán)電路周期性的抖動(dòng)，在VCO輸出端形成噪聲[2]。

一旦鎖相環(huán)鎖定，電荷泵在大部分時(shí)間里是不工作的。只有在復(fù)位過程中形成正負(fù)脈沖電流的那一小段時(shí)間內(nèi)，它才被激活工作。該電流不會(huì)改變VCO的控制電壓，但是可能會(huì)引起鎖相環(huán)抖動(dòng)。這些小的脈沖電流形成了輸出信號(hào)噪聲[3]。

產(chǎn)生這類噪聲的主要原因可以總結(jié)為下面幾點(diǎn)：泄漏電流、電荷泵充放電電流的差異、鎖定狀態(tài)下電荷泵充電脈沖和放電脈沖的不匹配。

PFD的導(dǎo)通時(shí)間和延時(shí)失配是由PFD的結(jié)構(gòu)決定的，而電流失配和電荷泵電流大小是由電荷泵的結(jié)構(gòu)決定的。失配電流主要是由于PMOS（P型MOS管）晶體管和NMOS晶體管之間的不匹配性能造成的，同時(shí)晶體管的一些工藝參數(shù)的不同也會(huì)導(dǎo)致電荷泵失配電流大小的不同，式（1）表示受電流失配影響而產(chǎn)生的相位誤差|θe|大小：

式中，Δton表示鑒頻鑒相器的開通時(shí)間，ΔICP表示失配電流的大小，Tref表示參考時(shí)鐘周期大小。

由于PFD出來的兩路信號(hào)（UP和DOWN信號(hào)）到達(dá)電荷泵時(shí)會(huì)存在一定的時(shí)間延遲誤差Δtd，這種延遲誤差帶來的相位偏差可以表示為：

根據(jù)Maxim[4]，參考雜散可以用式（3）計(jì)算：

其中，Δφ表示由上述3個(gè)因素引起的相位誤差，BW代表鎖相環(huán)的帶寬（Hz），N是分頻數(shù)，fp是三階環(huán)路濾波器引入的另一個(gè)極點(diǎn)。相位誤差|θe|可以用式（4）估計(jì)：

其中，Tref表示輸入?yún)⒖夹盘?hào)的周期，Tswitch表示電荷泵鎖定狀態(tài)下開關(guān)閉合的時(shí)間，ΔI表示鎖定狀態(tài)下電荷泵失配電流的大小，ΔT表示鎖定狀態(tài)下電荷泵失配電流的時(shí)間差。

因此，為了降低相位誤差，設(shè)計(jì)了一個(gè)帶有延時(shí)模塊，且輸出四路控制信號(hào)的PFD，以及一個(gè)低失配電流大小可調(diào)的電荷泵電路。

2 鑒頻鑒相器的設(shè)計(jì)

鑒頻鑒相器主要根據(jù)兩路輸入信號(hào)的相位和頻率差生成正比于這個(gè)差值的輸出信號(hào)。鑒頻鑒相器其中一路輸入信號(hào)是由石英晶體生成的恒定信號(hào)，另一路輸入信號(hào)是來自于通過分頻器后的輸出信號(hào)[5]。鑒頻鑒相器的功能是通過調(diào)整VCO控制信號(hào)從而修正振蕩器信號(hào)和石英晶體參考信號(hào)的頻率和相位差。

鑒頻鑒相器由兩個(gè)D觸發(fā)器和一個(gè)與門構(gòu)成。初始狀態(tài)下，鑒頻鑒相器的兩路輸出信號(hào)（UP和DOWN）都為低電平，當(dāng)任意一個(gè)輸入信號(hào)的上升沿到達(dá)時(shí)，D觸發(fā)器會(huì)將輸入信號(hào)（通常連接至高電平）輸出，而另一個(gè)D觸發(fā)器將繼續(xù)維持低電平輸出。當(dāng)?shù)诙€(gè)信號(hào)上升沿到來時(shí)，它也將輸出高電平。這時(shí)，兩個(gè)D觸發(fā)器的輸出信號(hào)均為高電平，通過與門后，該高電平信號(hào)使兩個(gè)D觸發(fā)器復(fù)位。文中設(shè)計(jì)的D觸發(fā)器采用TSPC（True Single-Phase Clock，真單相時(shí)鐘）邏輯，TSPC結(jié)構(gòu)相比于傳統(tǒng)主從D觸發(fā)器，具有電路結(jié)構(gòu)簡(jiǎn)單，工作速度快，功耗較低的優(yōu)點(diǎn)，是目前最流行的PFD結(jié)構(gòu)。觸發(fā)器的D輸入端都接邏輯“1”，因此上升沿時(shí)觸發(fā)器輸出高電平，這樣可以采用與門實(shí)現(xiàn)復(fù)位信號(hào)。D觸發(fā)器中RESET是高電平復(fù)位端，CLK為信號(hào)輸入端，Q為觸發(fā)器輸出端。但PFD存在死區(qū)（dead zone）的問題。當(dāng)兩路輸入信號(hào)相位差過小時(shí)，由于結(jié)電容的存在，信號(hào)會(huì)存在一定的上升和下降時(shí)間，在這部分時(shí)間里，由于脈沖電平?jīng)]有到達(dá)足夠開啟MOS管的電平要求，導(dǎo)致電荷泵無法正常工作，也就無法通過改變壓控振蕩器的控制電壓使得輸入信號(hào)穩(wěn)定。死區(qū)效應(yīng)的存在使得壓控振蕩器必須等到隨機(jī)相位誤差積累到一定程度之后才能使環(huán)路反饋正常，這會(huì)導(dǎo)致抖動(dòng)現(xiàn)象的存在。在-φ0～φ0這一死區(qū)的相位區(qū)間里，由于電荷泵無法正常工作，因此輸出電流幾乎為0，這一區(qū)域被稱為死區(qū)。

死區(qū)問題將導(dǎo)致環(huán)路輸出信號(hào)抖動(dòng)的上升，并惡化鎖相環(huán)系統(tǒng)的相位噪聲。解決死區(qū)的方法之一是在復(fù)位支路上引入偶數(shù)個(gè)反相器增加延時(shí)，從而脈沖有足夠時(shí)間到達(dá)高電平，解決了死區(qū)問題。

為了配合電荷泵的設(shè)計(jì)，需要四路反向?qū)ΨQ的信號(hào)：UP，UPN，DN，DNN。由于電荷泵同時(shí)需要充電和放電支路，電荷泵的UP支路必須采用PMOS管實(shí)現(xiàn)，因此，UP支路也需要引入反相器從而使電荷泵可以正常工作。為了防止DOWN信號(hào)相比于UP信號(hào)產(chǎn)生延時(shí)，DOWN支路增加了傳輸門（TG）電路，這樣可以確保UP和DOWN信號(hào)沒有相位延遲。PFD總體設(shè)計(jì)如圖1所示。

圖1 PFD鑒頻鑒相器原理圖

3 電荷泵的設(shè)計(jì)

電荷泵的主要功能是將PFD輸出的相位信息（時(shí)間信號(hào)）轉(zhuǎn)變?yōu)殡娏餍盘?hào)（模擬信號(hào)），該電流信號(hào)經(jīng)過環(huán)路濾波器之后會(huì)產(chǎn)生控制調(diào)節(jié)壓控振蕩器的電壓信號(hào)Vctrl。

圖2（a）所示是一個(gè)傳統(tǒng)的鑒相器和電荷泵電路的原理圖，鑒相器輸出信號(hào)UP和DN控制電荷泵電路中MOS管的啟閉，如果UP和DN均為低電平，那么兩個(gè)NMOS管均未導(dǎo)通，由于儲(chǔ)能電容Cp的存在，Vout保持不變；如果UP為高電平，DN為低電平，那么S1管導(dǎo)通，I1對(duì) CP充電，Vout增大；如果 DN為高電平，UP為低電平，那么 S2管導(dǎo)通，CP通過 I2放電，Vout減小[6-8]。如圖 2（b）所示，信號(hào)A頻率大于信號(hào)B，則UP產(chǎn)生連續(xù)的高電平，推動(dòng)Vout增大，通過環(huán)路反饋使得信號(hào)B頻率下降，最終兩輸入信號(hào)相位差降為0，環(huán)路穩(wěn)定[9-10]。

圖2 電荷泵與PFD

電荷泵的設(shè)計(jì)對(duì)回路輸出信號(hào)的參考雜散有重要影響。鎖相環(huán)的電荷泵泄漏和不匹配都會(huì)產(chǎn)生參考雜散[11]。

當(dāng)電路已經(jīng)存在一個(gè)基準(zhǔn)電流i1時(shí)，可以利用電流鏡結(jié)構(gòu)獲得多個(gè)相同或者成比例的鏡像電流i0。

當(dāng)VDS1=VGS1時(shí)，晶體管M1處在飽和區(qū)，當(dāng)晶體管M2滿足 VDS2>VGS2-Vthn2且 VGS2>Vthn2，根據(jù) MOS 管飽和區(qū)的公式，可以得出io與i1的電流關(guān)系：

當(dāng)采取相同的集成電路工藝且在同一批次的集成電路流片時(shí)，有Vthn1=Vthn2，所以式（5）可簡(jiǎn)化為：

從式（6）可以看出，要保證i0=ki1，其中k=1，2…，必須要盡量減小溝道長(zhǎng)度調(diào)制效應(yīng)的影響。又根據(jù)ron=1/（λID）可知，當(dāng)λ減小時(shí)，輸出端電阻增大，從而可以減少由于電壓波動(dòng)引起的電流波動(dòng)。為了提高電流鏡輸出鏡像電流的準(zhǔn)確性，需要抑制溝道長(zhǎng)度效應(yīng)調(diào)制的影響[12]，盡量避免使用工藝提供的最小尺寸的晶體管可以有效抑制此影響。

由于NMOS晶體管電子移動(dòng)速度比PMOS管更快，因此M2管的W/L（寬長(zhǎng)比）需要比M12管的更大，這是為了減少上支路的溝道電阻。除此之外，由于各個(gè)晶體管尺寸的不同，寄生電容的大小也有區(qū)別。晶體管的工作速度會(huì)隨著寄生電容CH的增大而減小。當(dāng)設(shè)計(jì)人員想通過提高晶體管的寬長(zhǎng)比來提高工作速度時(shí)，寄生電容也會(huì)同時(shí)增大，而寄生電容增大會(huì)使晶體管工作速度減緩。在一定程度上，一味地增加晶體管的寬長(zhǎng)比并不一定會(huì)加快晶體管的工作速度。因此，設(shè)計(jì)人員需要合理地設(shè)置晶體管的寬長(zhǎng)比。

圖3所示是文中采用的電荷泵電路，該結(jié)構(gòu)相比于帶有運(yùn)放的電荷泵而言具有易于集成的優(yōu)點(diǎn)。和傳統(tǒng)的電荷泵電路不同，設(shè)計(jì)中充當(dāng)開關(guān)的是晶體管M1和M8，這樣可以減輕電荷注入誤差和時(shí)鐘饋通效應(yīng)，從而降低壓控振蕩器控制電壓的抖動(dòng)和鎖相環(huán)系統(tǒng)的參考雜散[13-14]。晶體管 M1、M2、M8、M12分別和M4、M5、M9、M11配合，可以精確地映射電流源 I6的電流（50 μA）。

圖3 電荷泵CMOS原理圖

電荷泵電路中各個(gè)晶體管的溝道長(zhǎng)、寬數(shù)據(jù)如表1所示。

表1 電荷泵中晶體管的溝道長(zhǎng)度、寬度

4 仿真結(jié)果分析

4.1 鑒頻鑒相器仿真分析

瞬態(tài)仿真采用TSMC（Taiwan Semiconductor Manufacturing Company）0.18 μm工藝庫(kù)，是由Cadence提供的Spectre simulator得到的。圖4所示是PFD仿真波形圖，圖 4（a）（b）（c）對(duì)應(yīng)的分別是當(dāng)參考頻率等于、大于和小于分頻器輸出頻率時(shí)，對(duì)應(yīng)的UPN和DN輸出波形。仿真波形表明，PFD具有良好的鑒頻功能。當(dāng)相位差為0，延時(shí)模塊為4個(gè)延時(shí)單位時(shí)，鑒頻鑒相器的導(dǎo)通時(shí)間仿真如圖5所示。由仿真結(jié)果可知，鑒頻鑒相器的4個(gè)延時(shí)單位的導(dǎo)通時(shí)間約為1 ns，因此每個(gè)延時(shí)單位控制的導(dǎo)通時(shí)間約為0.25 ns。

圖4 電荷泵輸出電流圖

4.2 電荷泵仿真分析

當(dāng)環(huán)路鎖定時(shí)，理想的電荷泵輸出的充放電電流應(yīng)該是相等的[15]，此后通過環(huán)路濾波器產(chǎn)生調(diào)節(jié)VCO的控制電壓。圖4（a）是在參考頻率和分頻器輸出頻率同頻同相時(shí)的波形圖，此時(shí)IUP=36.9 μA，IDW=39.1 μA，充放電電流最大差距僅為2.2 μA，這意味著兩者最大失配百分比小于6%。為了測(cè)得電荷泵電流失配對(duì)鎖相環(huán)的影響，在仿真過程中測(cè)量了環(huán)路濾波器的輸出電壓值，見圖4中信號(hào)Vctrl。

圖5 鑒頻鑒相器延時(shí)模塊仿真圖

圖6 PFD/CP相位噪聲測(cè)試結(jié)果

當(dāng) fREF=fDIV時(shí)，電荷泵充放電電流同時(shí)開啟，由于存在少量電流失配，Vctrl出現(xiàn)波動(dòng)，但輸出穩(wěn)定后是一個(gè)常量，此時(shí)振蕩器輸出信號(hào)穩(wěn)定，鎖相環(huán)環(huán)路鎖定；當(dāng) fREF=fDIV時(shí)，Vctrl上升，控制振蕩器輸出頻率上升，直到 fREF=fDIV；當(dāng) fREF=fDIV時(shí)，Vctrl逐步下降，控制振蕩器輸出頻率下降，直到 fREF=fDIV。

4.3 相位噪聲

通過Spectre RF仿真工具（PSS和Pnoise仿真）得到鑒頻鑒相器和電荷泵總體的輸出相位噪聲圖。如圖6所示，輸出信號(hào)相位噪聲在1 Hz處大小為-114.8 dBc/Hz@1 Hz，在1 MHz處大小約為-145 dBc/Hz@1MHz，電荷泵的泄漏電流和電荷注入誤差得到了有效抑制，輸出信號(hào)相位噪聲較小。表2列出了幾種電荷泵結(jié)構(gòu)的參數(shù)表現(xiàn)對(duì)比。

表2 幾種CMOS CP的性能表現(xiàn)對(duì)比

5 結(jié) 論

采用TSMC 0.18 μm CMOS工藝，設(shè)計(jì)并實(shí)現(xiàn)了一款應(yīng)用在芯片級(jí)銣原子鐘3.4 GHz激勵(lì)源中的鑒頻鑒相器和電荷泵電路。鑒頻鑒相器由兩個(gè)邊沿觸發(fā)、帶復(fù)位的D觸發(fā)器和一個(gè)與門組成。為了消除死區(qū)，在鑒頻鑒相器復(fù)位支路加入了延時(shí)單位。電荷泵采用電流鏡結(jié)構(gòu)設(shè)計(jì)，有效抑制了電流失配，進(jìn)一步降低了輸出信號(hào)的噪聲。測(cè)試結(jié)果表明，在電源為1.8 V，電荷泵電流為50 μA時(shí)，充放電電流失配最大僅為2.2 μA，輸出噪聲為-145 dBc/Hz@1 MHz。