基于FPGA 的多路并行混合數據存儲系統*

劉 勝，沈學靜，王 艷，陳 航，張會新*

(1.中北大學電子測試技術國家重點實驗室，山西 太原030051；2.中北大學儀器科學與動態測試教育部重點實驗室，山西 太原030051；3.首都航天機械有限公司，北京100076)

在新型導彈技術研發過程中，彈載存儲測試系統起到的作用越來越大，地位越來越重要。 在大量的重復性試驗過程中，獲取的試驗數據有著重要的意義，存儲測試系統可以記錄原始數據，用于研發人員分析設計是否合理以及是否滿足最初的設計構想和技術指標。 彈載存儲測試系統用于記錄導彈在試驗時全彈道過程的各種參數，比如發射膛壓、飛行速度、飛行姿態、加速度信號等[1]。 大量試驗結束后，通過上位機讀取數據，分析、處理數據，可以不斷改進設計問題，優化設計理念，用來確保導彈在存儲、飛行過程中的安全性，以及對目標打擊的準確性[2]。 為了減少數據丟失，實時存儲接收到的數據尤為重要[3]。

文中設計的多路并行數據存儲系統的存儲電路體積減小，其存儲器外部結構減小，質量減小，而存儲容量增大，存儲數據的種類增加。

1 系統總體方案設計

在多路并行數據存儲系統中，各模塊軟件設計均由主控芯片XC6SLX16＿3CSG324I 完成，以滿足時鐘頻率需求。 數據緩沖是基于FPGA 內部豐富的RAM 資源[4]，FPGA 強大的邏輯處理能力，使其成為最佳的主控芯片[5]，根據實際情況分析，數據記錄器實際工作環境為飛行器上，根據其實際工作環境性設計了兩種工作模式，命令控制模式與上電即存模式。 命令接收模式為與地面測試系統匹配的工作模式，上電即存為實際工作模式。 上電后，返回工況信息，據工況信息，接收各種數據源，將并行數據與混編數據存儲，并進行數據監測，且循環記錄。 該系統總體設計框圖如圖1 所示。

圖1 系統總體結構框圖

2 硬件電路設計

2.1 數據接收模塊設計

DYT 數據接收模塊受AD 采樣速率和發送系統帶寬的影響，本系統數據傳輸速率25 Mbyte/s，傳輸速率相對較快，它使用LVDS 線纜進行數據傳輸。LVDS 接口芯片采用SN65LV1224，其為解串芯片，可以將大量高速數據實時快速地傳輸到存儲設備中，并利用光耦合器隔離。 本系統中，接收時鐘與發送時鐘為同步信號；REFCLK 與RCLK 相同，均為25 MHz，FPGA 所配置時鐘為80 MHz。

模擬量數據采用ADS1258 模數轉換芯片進行數據采集，并且完成對16 路循環采集數據的實時記錄。該模數轉換芯片為24 位轉換精度，采用自動通道采集模式，配置為16 路單端輸入[6]。 使用選通開關ADG706 作為通道選擇芯片，其最大開關頻率為25 MHz；ADS1258 芯片的時鐘選擇使用內部時鐘，所以不需要再接外接晶振，將管腳CLKSEL 拉高[7]，由FPGA 產生的時鐘信號由管腳CLKIO 輸入，為ADS1258 提供了工作時鐘[8]。 FPGA 與ADSl258 的接口、復位、控制、狀態指示等引腳相連，完成模數轉換的控制及寄存器的配置。 其硬件電路如圖2 所示。

2.2 數據存儲模塊設計

圖2 數據采集模塊原理示意圖

該模塊使用的芯片是NAND FLASH MEMORY MT29F128G08AJAAA，它具有開放式NAND 閃存接口、單級單元技術、讀寫周期長、電壓需求低、體積小、存儲容量大等優點，該芯片是由Micron 公司生產的[9]。 芯片容量可達16GB，有2 個LUC，有2 個Plane，每個Plane 有2 048 個block，一個block 有256 頁，每一頁的存儲容量為8 KB，芯片每一頁內部有專門用于存儲標記的信息或原始出廠信息以及自定義配置等信息的空間為448 byte，并通過共享R/B 信號的存儲方式在邏輯上控制每一個邏輯單元號[10]，進而實現數據的高速存儲。 該芯片的工作電壓范圍為2.7 V ～3.6 V，本系統中其工作電壓為3.3 V，上電后，首先發送復位命令將目標置于已知條件并中止正在進行的命令序列，然后檢測R/B 信號，將tRSTA時間拉低后開始進行參數配置[11]。 該芯片的存儲模式分為同步模式和異步模式，配置參數時，主要是配置Timing Mode[12]。 同步訪問模式時鐘要求更為嚴格，因為時序邏輯的穩定實現至少需要80 MHz 的時鐘頻率才能確保該模式正常運行；異步模式時鐘要求相對寬松，對時鐘頻率的特殊要求只有在讀寫操作期間。

FLASH 芯片的典型寫操作速度是可以通過計算得到的，芯片的編寫操作的單位為頁，每一頁有8KB 的存儲容量，典型頁編程寫的時間為350 μs，因此，根據上述三個條件就可以計算得到芯片的典型寫操作速度理論值為:平均寫入速度＝8 KB×350 μs+8 KB×時鐘速率。 本設計經過綜合考慮后，采用異步模式，將異步操作中的讀寫操作的時鐘頻率代入公式中，得到對應的寫速度為14.4 MHz。

3 FPGA 邏輯優化設計

該模塊充分利用FPGA 可重構的優勢，并合理利用了內部空間[13]。 文中充分利用FPGA 內部大量的專用乘法器和專用塊非易失性存儲塊，以確保內部時序對內部fifo 和移位寄存器進行合理分配。根據各種數據寫入速度分配fifo，PCM 數據寫入速度為4.915 2 Mbyte/s，根據存儲芯片的頁編程時間，將fifo 容量設定為8K；模擬量采集速度為60 Mbyte/s，fifo 容量設定為85K，圖像數據接收速度為25 Mbyte/s，fifo 容量設定為45K。

PCM 數據與采集數據混編存儲，與DYT 數據并行接收存儲。 在混編存儲時，PCM 數據與采集數據有各自的幀標志，在數據回讀過程中，利用幀標志來區分PCM 數據與采集數據。 為確保數據回讀時數據完整性與準確性，添加FPGA 內部數據交換的握手原則，即在接收到命令后，進行數據上傳，當數據上傳達到32K 后，等待下一個命令。 邏輯模塊圖示意圖如圖3 所示。

圖3 FPGA 邏輯模塊圖

4 系統測試結果

對于采集存儲系統整體而言，其數據的準確性以及穩定性非常重要[14]。 為了檢測所設計系統實用性，搭建一個測試平臺并使用上位機進行測試。 設計DYT 數據源為0000-103F 及無效數據，得到的數據如圖4 所示。 PCM 數據源為00-EC 的自加數，以主幀計數EB90 及副幀計數146F 為標志，經過測量得到的數據如圖5 所示。 數據分析結果如圖6 所示。

圖4 DYT 數據測試結果

圖5 PCM 數據測試結果

圖6 數據分析結果

采集數據第2 通道輸入4 V 的直流電壓模擬信號，原始數據存儲如圖7 所示。 數據格式中的有效數據為4 個字節，通過幀計數可以判斷數據是由哪個通道進行采集轉換。

圖7 采集數據存儲

5 結語

本設計中，利用FPGA 可重構的優勢，對內部資源合理利用，充分合理分配內部RAM 資源，設計了一種存儲電路體積小，結構小，容量大，存數據種類多的存儲系統。 該系統可混編并行存儲多種數據，并返回記錄器工作狀態監測數據，系統存儲速率最高可達25 Mbyte/s。 測試結果表明，測試結果正確，分析數據顯示正確，該系統工作狀態穩定，無丟幀現象。