CP-PLL 快速入鎖集成電路方案設計

趙建明，張宜堯，劉煒恒，李曉東，徐銀森，李建全，徐開凱

(1. 電子科技大學電子科學與工程學院 成都 611731；2. 四川遂寧市利普芯微電子有限公司 四川 遂寧 629000；3. 四川芯合利誠科技有限公司 四川 遂寧 629000)

頻率綜合器是現代通信和信息處理系統的重要組成單元，廣泛應用于空間探測、通信、雷達和計算機等領域[1-3]。隨著通信系統的不斷發展，從1G、2G-GSM、 3G-WCDMA/CDMA2000、 4G-LTE 到5G 網絡，要求工作頻率越來越高，數據量越來越大，速度也越來越快。因此，在傳統通信系統中應用于調制解調的本振信號源需要更高的性能，能夠滿足更密集的信道、更高的輸出頻率、更快的響應速度以及更低的相位噪聲。

通用通信系統調制解調集成芯片(integrate circuits, IC)性能極大程度地受限于時鐘信號，其一般由外部晶體振蕩器提供參考頻率輸入，對于內部高速時鐘信號通常由鎖相環電路(phase lock loop,PLL)或頻率綜合器(frequency synthesizer, FS)提供。如今的通信系統應用場景需要性能更好的時鐘源，因此本文提出了一種用于低相位噪聲的分數分頻鎖相環的啟動響應速度提高方案。如環路拓撲采用基于全數字MASH 1-1-1 作為分頻器的分數鎖相環結構[4]，本文在此基礎上論證了在保證穩態相位噪聲的同時提高啟動入鎖速度的可行性，并通過后續數據處理，得出環路在上電過程與跳頻時的鎖定時間、變化情況等性能參數。

1 系統結構

PLL 是一個反饋控制系統[5]，其環路拓撲結構系統框圖如圖1 所示，主要由鑒頻鑒相器(phase frequency detector, PFD)、數控電流可變電荷泵(charge pump, CP)、壓控振蕩器(voltage-controlled oscillator, VCO)、環路濾波器(loop filter, LF)、雙模預分頻器(8/9Div)、數字分頻模組(/P、/S)[6]、全數字Σ-Δ 調制器(digital sigma delta modulator, DSDM)等構成。此外，還包含重點討論的動態環路帶寬變換電路(dynamic bandwidth, DBW)以及預置位反饋環路(preset loop, PL)。

圖1 快速入鎖鎖相環系統結構

鎖相環路將VCO 輸出信號經過分頻電路后與輸入參考信號進行相位、頻率比對，通過PFD 計算兩信號相位差值，并通過CP 將此相位差值轉化為受控電流量，再經過LPF 轉化為受控電壓量，最終控制VCO 的輸出信號頻率和相位與參考信號對齊，實現相位和頻率的鎖定。通過外部設定整數、分數(二進制)分頻系數[7]，即可以控制VCO最終輸出信號頻率fn為輸入參考頻率f 的N 倍。

動態環路帶寬變換電路包括環路帶寬控制器、電流可變電荷泵以及可變低通濾波器，通過設定相位閾值來控制高帶寬模式的啟動，以減小頻率跳變入鎖的時間。預置位反饋環路包括時鐘控制器和CMOS 推拉電路，通過檢測VCO 控制電壓與閾值的差值，以反饋控制CMOS 推拉電路，使得控制電壓能快速響應到合適位置，以減小上電過程的入鎖時間。

2 快速入鎖方案設計與實現

首先，根據環路可知，其閉環傳輸函數可以簡單表示為：

此處使用傳遞函數二階近似進行分析，其高階項僅對初始特性有較明顯的影響，如過沖，而鎖定時間更多受低階項影響。三階LPF 傳遞函數可以簡單表示為：

由反饋控制原理可以將式(1)寫為一般形式：

因此，將式(2)帶入式(1)后再與式(3)比對參數，可以得到閉環傳輸函數的自然頻率ωn和阻尼系數ξ 分別為：

頻率響應為(其中頻率變化從f0～f1)：

式中，ε(t)為環路階躍響應。假設鎖相環鎖定誤差閾值為Δf，則鎖定時間可以簡單表示為：

從上述推導看出，影響跳頻入鎖時間的重要因素主要為環路帶寬因子ξωn以及跳頻距離f1-f0[8]。因為調頻距離存在一個對數關系，所以環路帶寬對入鎖時間的貢獻比調頻距離更大。但是在上電啟動入鎖階段，由于系統從“0”狀態開始到穩態，其跳頻距離對入鎖時間的影響將加劇。

通過上述分析可以知道，實現任意跳頻階段(啟動與跳頻)的快速入鎖功能需要多類方案整合。針對這兩個不同的階段，提出兩種快速入鎖方案：動態環路帶寬變換和預置反饋環路。

2.1 動態環路帶寬變換

根據上述環路瞬態響應分析，可以看出在任意跳頻階段，環路帶寬對入鎖時間的影響最大，因此首先寫出環路帶寬簡單表達式為：

由于在三階LPF 中C1＞＞C2、C1＞＞C3，因此可以簡寫為：

通過式(8)可以看出，增大環路帶寬可以極大地縮減入鎖時間，進一步說可以通過增大電荷泵電流Icp，增大VCO 增益KVCO，增大環路濾波器第一級電阻R1或者減小分頻比N 來提高環路帶寬。而通常情況下，分頻比無法隨意改變，因為輸入輸出頻率關系決定了當前工作環境下分頻比的大小。VCO 增益KVCO一般也不希望能夠可變并且應當保持較小的值，過大的KVCO會導致較大的輸出相位噪聲。因此，既要滿足盡量低的相位噪聲的同時又要提高環路帶寬，最直接的方案是改變電荷泵電流Icp和環路濾波器第一級電阻R1的值[9-10]。

數控電流可變電荷泵結構如圖2 所示。

圖2 1 bit 數控電流可變電荷泵結構

增流支路控制開關SW1 信號由環路帶寬控制電路輸出端口得到，其中環路帶寬控制電路結構如圖3 所示，其工作時序如圖4 所示。圖中delay 量為環路帶寬切換閾值，以相位差大于delay 為例，DFF 的D 端口信號只要UP 或DN 任一為高，經過delay 延遲后就為高；CLK 端口則需要UP 和DN同時為高時才為高。即當相位差大于delay 時，CLK信號落后于D 信號，此時Q=1，QN=0，控制器的輸出等效于PFD 的輸出信號，使得CP 中增流支路控制開關SW1 同步TG 變化。同理也可以推導出相位差小于delay 的情況，此處不再贅述。

圖3 環路帶寬控制電路結構

雖然在工作狀態改變時使用大電流進行快速鎖定的時間很短，但仍需要考慮這段時間的環路穩定性問題，以防止鎖相環的錯鎖或穩定狀態進程的惡化。因此，討論在環路帶寬切換過程中的相位裕度變化情況，環路相位裕度可以寫為：

圖4 環路帶寬控制器時序邏輯

2.2 預置位反饋環路

圖5 預置位反饋環路示意結構

此結構用于加快系統上電啟動過程中的入鎖速度，其簡要結構如圖5 所示。圖中R1、R2、C1、C2、C3組成三階LPF，Ci為壓控振蕩器VCO 的輸入等效電容。具體工作過程為：1)在系統啟動階段開始時，SW2 開關斷開，此時鎖相環環路被切斷，Vctrl≈0 V 且鎖相環輸出約為VCO的最低振蕩頻率。2)由digital 端口送入DAC 設定的參考控制電壓量并隨后送入遲滯比較器的負相端口，此時遲滯比較器的輸出為“0”，啟動PMOS上拉Vctrl電壓直至超過遲滯比較器上門限電壓VtH后，遲滯比較器輸出跳變為“1”，至此PMOS 關閉，并對NMOS 送入頻率固定的控制時鐘，此時Vctrl電壓呈“階梯式”下降，直至小于遲滯比較器下門限電壓后，遲滯比較器重新輸出“0”，至此實際預置位進程基本完成。3)關閉NMOS，閉合SW2，使得鎖相環路閉合，通過環路最終實現輸出時鐘頻率鎖定?？刂齐娐凡糠值腄C 綜合網表如圖6所示，其中CLK 為參考時鐘輸入，State 為遲滯比較器輸出，Nout為NMOS 控制端，Pout為PMOS 控制端。各節點電壓與時序關系如圖7 所示。

圖6 預置位反饋環控制電路DC 綜合網表

圖7 預置位反饋環路各節點電位變化與時序關系

設置的預置位參考電壓通過對壓控振蕩器各子帶區間的KVCO曲線經過適當數據擬合得到，這樣可以得到一個在整體輸出區間內的“頻率-電壓”關系，數據擬合精度和遲滯比較器閾值共同決定了頻率抬升與目標頻率的距離。

3 實現及測試結果

基于圖1 的基本分數鎖相環拓撲結構，采用TSMC 0.18 um RF CMOS 工藝，對上述提出的快速鎖定方案進行在線仿真測試，環境如表1 所示。

表1 鎖相環拓撲結構性能環境

在上述環路環境中，對3 類結構進行瞬態仿真，其3 類結構分別為：傳統經典CP-PLL 結構、采用動態環路帶寬技術后的CP-PLL 結構以及本設計所使用的復合快速入鎖CP-PLL 結構。得到如圖8 所示的控制電壓瞬態仿真曲線，對比數據如表2 所示。

表2 3 類PLL 鎖定時間數據對比

圖8 對比傳統結構的控制電壓仿真曲線

如圖8a 所示，在相位精度5 ns 內，傳統結構的入鎖時間約為4.8 μs；如圖8b 所示，引入動態環路帶寬后入鎖時間約為2.8 μs，相比傳統結構入鎖速度提升了41.7%；但是從仿真結果看出在上電啟動過程中，因為受到電荷泵極限電流限制，其從0 電位上升過程消耗時間較長，且由于過大電流造成環路相位裕度下降，阻尼振蕩過程時間加長，故可以采用該復合結構，如圖8c 所示，其入鎖時間約為1.12 μs，相比傳統結構速度提升了76.7%(其中還包含因為時序要求的啟動初始化階段消耗的50 ns 時間)。由此看出，用于分數CP-PLL 的快速入鎖復合結構能夠有效提高鎖相環鎖定速度。

復合結構的模塊版圖(Layout)如圖9 所示，其有效面積約為176.06×91.5 μm2。

圖9 復合結構的版圖設計

4 結 束 語

本文基于TSMC 0.18 um RF CMOS 工藝實現了一個用于加速CP-PLL 鎖定速度的復合結構，其單元layout 面積約為176.06×91.5 um2。采用了數字電路控制方式的動態環路帶寬變換電路，用于在相差大于5 ns 時加快環路調整速度，縮短入鎖到小于相差精度所需要的時間；在上電啟動階段使用預置位反饋環，進一步縮短初始充電的時間，使得在極短時間內輸出頻率抬升至目標頻率的±20%。對于26 MHz 輸入參考頻率，輸出頻率為1.196 GHz，綜合功耗約為4 mA 的CP-PLL，優化后的鎖定時間為1.12 μs，整體相噪在穩態保持-103.1 dBc/Hz@1 MHz。工作電壓1.8 V 時，其復合結構靜態功耗約為100 uA。