一種3.5 GHz頻段雙通道射頻前端設計*

吳學富，程 方，劉浩東

(重慶郵電大學 通信與信息工程學院，重慶 400065)

0 引 言

近年來，第五代移動通信(5G)已經成為我國“新基建”的重點工程，也是推動我國向數字化、智能化經濟轉型的核心動力，國內的5G網絡建設和發展具有巨大的潛能。工信部發布相關文件，規劃3 300～3 600 MHz和4 800～5 000 MHz為我國5G通信系統的工作頻段。與4.9 GHz頻段相比，3.5 GHz頻段信號波長更長，穿透能力更強，覆蓋更廣，單位面積內基站建設所需成本也更低[1]，我國將主要部署3.5 GHz頻段。5G網絡建設的快速推進離不開相關測試設備的支持。韓國和美國作為最早開通了5G商用的國家，在實測中均出現了不同程度的問題[2]。為保障我國5G商用的有序推進，需要在商用之前使用5G終端模擬器做好全方位的測試和有效的評估。

長期以來，中高端通信測試儀器儀表的關鍵技術仍由是德科技(Keysight)、思博倫(Spirent)、羅德與施瓦茨公司(R&S)等所主導。射頻前端作為5G終端模擬設備的核心之一，研發出具有自主產權的新型射頻前端對于填補我國中高端通信測試儀器的空白具有重要的意義。5G新技術的使用對射頻前端設計提出了更加嚴格的要求，例如更多的通道、更小的尺寸、更低的功耗以及更好的通信性能[3-4]。這就需要不斷跟進最新標準，設計出滿足5G終端模擬器的收發射頻前端。設計人員通過對射頻前端的多通道結構設計，可以將其很方便地組成大規模陣列，以適用大規模多輸入多輸出(Multiple-Input Multiple-Output，MIMO)系統[5-6]，但這也大大地增加了器件數量和收發機的尺寸。常用的射頻前端結構有超外差和零中頻兩種，針對單頻段收發的射頻前端可以采用零中頻結構，相比于超外差結構省去了設計中的變頻部分，從而降低了電路的復雜度和前端的尺寸[7]。互補金屬氧化物半導體(Complementary Metal-Oxide-Semiconductor,CMOS)和GaAs工藝器件的快速發展，大大提高了射頻前端重要器件的性能，同時也讓其尺寸和功耗得到了有效的降低[8-9]。而高性能、集成式收發器芯片的應用，則使射頻前端更加地趨向于高集成化、小型化，設計人員在頻段和結構設計等方面也有了更多的選擇[10]。ADI公司生產的高集成收發器ADRV9009最大支持200 MHz帶寬，在支持兩收兩發的基礎上各自增加了一個觀測器，芯片大小僅為12 mm×12 mm。該芯片包含自動增益和衰減控制功能，從而在動態范圍上具有更大的靈活性，其良好的性能更好地支持終端模擬器的通信。

鑒于此，本文綜合考慮射頻前端的工作頻段、收發性能、尺寸和功耗等因素，結合收發器ADRV9009設計并實現了一種適用于5G終端模擬器的3.5 GHz頻段雙通道射頻前端，在滿足收發性能的前提下減少了器件數量，降低了設計復雜度。實測結果表明，該射頻前端性能良好，滿足設計要求，可用于5G終端模擬器的設計。

1 系統方案設計

1.1 射頻前端整體方案設計

射頻前端結構常用設計方案有超外差結構和零中頻結構。由于本設計中射頻前端為3.5 GHz單頻段信號的收發，相比于超外差結構，零中頻結構設計更為簡便，省去了變頻模塊，無需鏡像干擾抑制濾波器，減少了系統成本和尺寸，有利于單片集成，更適合本方案的設計。本方案結合了ADRV9009收發器設計了具有雙通道的射頻前端，兩通道設計相同，每個通道包括了發射鏈路和接收鏈路兩部分。

從天線端接收的信號經過收發切換模塊后進入接收鏈路，依次經過低噪放、濾波和增益等模塊進行信號功率放大，并對信號噪聲和帶外雜波進行抑制；接收動態控制模塊將根據接收信號功率的大小進行相應的衰減和放大，以保證接收信號處于最佳的接收狀態；最后信號進入調制解調模塊ADRV9009進行I/Q解調輸出給基帶。處于發射模式時，由調制解調模塊ADRV9009產生的信號經過功率放大模塊和濾波模塊進行功率放大后，最終從天線端口輸出。其中部分發射信號將通過反饋模塊輸出給ADRV9009，以保證發射信號的動態可控。此外，發射鏈路還額外設計了保護模塊，以增加發射鏈路的安全性。射頻前端的整體設計結構如圖1所示。

圖1 收發機設計結構框圖

1.2 射頻前端鏈路設計

信號首先經過低噪聲放大器進行功率放大，同時，低噪聲放大器可使前級電路噪聲系數控制在一個較小的范圍之內。由于ADRV9009本身的動態范圍不足以滿足5G終端模擬器對接收動態范圍較大的需求，故接收動態模塊設計了低噪聲旁路放大器和數字衰減器進行搭配，并根據接收信號的功率大小進行鏈路的增益調節，保證后端調制解調模塊處于最佳接收性能。信號最后經過第三級增益放大器進行放大，保證了接收機最大接收靈敏度時對小信號的良好接收。最終信號經過巴倫轉換進入調制解調模塊ADRV9009后輸出給基帶。接收鏈路設計如圖2所示。

圖2 接收鏈路設計圖

射頻前端處于發射模式時，初始的小信號通過功率放大模塊合理的增益分配進行二級放大以達到射頻前端最大發射信號的功率指標。分別在驅動放大器前級和末級功率放大器后級搭配了射頻開關和隔離器兩個保護模塊，該射頻開關在保護驅動放大器的同時也確保了收發鏈路間的切換同步，后級的隔離器則是為了防止發射信號回波損毀功率放大器。發射信號反饋模塊由耦合器和衰減器組合而成，部分發射信號耦合給ADRV9009的觀測器，以保證后端對發射信號功率的可控，而衰減器則可保護ADRV9009的觀測器不被損毀。發射鏈路設計如圖3所示。

圖3 發射鏈路設計圖

1.3 系統技術指標

接收機的主要技術指標：工作頻段為3 300～3 600 MHz；接收靈敏度為-85 dBm；接收動態范圍大于60 dB；噪聲系數小于3 dB；帶內增益平坦度小于1 dB；接收端信號功率為0 dBm時雜散信號電平小于40 dBm。

發射機的主要技術指標：最大輸出功率為20 dBm；帶內增益平坦度小于1 dB；256QAM調試方式下誤差向量幅度(Error Vector Magnitude,EVM)小于3%。

2 電路關鍵模塊設計

2.1 低噪放模塊設計

射頻前端的接收對信號的噪聲指標尤為敏感，若系統由多個器件級聯而成，可通過各個器件噪聲系數Fi和各個器件功率增益Gi來計算系統總的噪聲系數：

(1)

要保證接收機對高接收靈敏度的指標要求，就必須針對小信號進行大增益放大，但這樣就不可避免地使小信號的信噪比惡化。因此，在設計接收鏈路時，第一級放大器要選擇噪聲系數較小且增益足夠高的低噪聲功率放大器。設計采用QORVO公司的QPL9503集成式、低噪聲放大芯片，該放大器在提供20 dB以上有效增益的同時可將噪聲系數控制在1 dB以內，其高達19 dBm的1 dB壓縮點也保證了接收信號的高線性度。

為達到設計要求，對前端電路的增益和噪聲系數進行預算分析，數據均來自各器件數據手冊。表1為前級電路器件工作在3.5 GHz時的主要設計指標，由式(1)計算結果得前級電路噪聲系數為1.72 dB，達到設計要求。

表1 前級電路器件主要指標

由于前級低噪聲放大電路對接收鏈路極為重要，因此，為保障前級電路工作的穩定性，采用3 dB平衡電橋的設計方式搭建前級低噪聲放大電路。設計選用EMC Technology公司的90°混合耦合器HPU2F作為電橋，J2端口接50 Ohm負載，端口J1與J4的相移特性為-90°，與J3無相位差。射頻信號經過HPU2F被分為兩路，每一路信號功率為原來的一半，經低噪放QPL9503放大，最終兩路信號合路為一路信號送至后級電路，此信號與初始信號相位相差90°。當電路中的某一路低噪聲放大器損壞，雖然射頻信號功率會損失一半，即電路的增益損失3 dB，但電路的另一低噪放仍能正常工作。此設計大大增加了前級電路的穩定性，同時還可使電路匹配性更好。前級低噪聲放大電路如圖4所示。

圖4 前級低噪聲放大電路

2.2 接收動態模塊設計

ADRV9009自身動態范圍僅有30 dB，無法達到射頻前端接收動態范圍大于60 dB的設計指標，因此采用Mini-Circuits公司的低噪聲旁路放大器TSS-53LNB+與ADI公司的HMC1122數字步進衰減器搭配。TSS-53LNB+包含有內部控制開關，接收前端可根據接收信號功率大小來控制放大器是否旁通，此時器件的增益表現為1.5 dB的插損值。當接收小信號時，器件為直通模式，此時增益值約為16.5 dB，而噪聲系數為1.4 dB。HMC1122數字步進衰減器最大衰減值為31.5 dB，其最小控制步進為0.5 dB，很好地保證了對接收信號增益的控制精度。接收增益控制范圍為-33～16.5 dB，計算上后級ADRV9009內部包含的30 dB可調范圍，接收機總的接收動態范圍達80 dB，滿足設計指標要求。

2.3 功率放大模塊設計

為滿足射頻前端最大發射功率的指標要求，功率放大模塊設計了兩級放大器。前級驅動放大器使用QORVO公司的QPA9842，對小信號的增益為18.7 dB。該器件采用內部平衡放大設計，可提供非常好的輸入輸出駐波比。末級的功率放大器最為關鍵，本設計采用Avago公司的高線性放大器ALM-31322，通過使用0.25 μm的GaAs工藝制成，信號增益為13.2 dB。該器件具有良好的線性性能，達47.7 dBm的輸出三階截點(Out Third-order Intercept Point，OIP3)和31 dBm的1 dB壓縮點，在信號峰均值比(Peak-to-Average Power Ratio，PAPR)為12 dB時，也可保證發射信號良好的線性度。

發射機對信號的質量有嚴格的要求，功率放大器需工作在線性區內，否則其非線性會造成信號失真，使發射信號指標惡化。OIP3和1 dB壓縮點都是衡量器件或系統線性度的重要指標。在設計發射鏈路時，需要對兩者進行嚴格把控。鏈路的OIP3級聯公式表達式為

(2)

式中：OPI31、G1為最后一級器件的參數。由式(2)可以看出，接收鏈路中，發射鏈路級聯輸出三階截點的主要影響因素為末級功率放大器的參數。為保證鏈路各器件均能保持良好的線性度，對功率放大模塊的主要參數進行計算分析。表2為功率放大電路器件工作在3.5 GHz時的主要設計指標，計算可得功率放大模塊總增益為30.1 dB，鏈路級聯OIP3為46.16 dBm，輸出1 dB壓縮點為30.24 dBm，達到了設計要求。

表2 功率放大電路器件主要指標

3 收發鏈路仿真

為了更好地驗證方案設計的可行性，通過仿真軟件ADS2017對射頻前端的收發鏈路進行仿真。按照系統設計方案添加器件的S參數模型，模型數據來自器件廠商和測試數據。系統ADS仿真原理如圖5所示。

圖5 系統ADS仿真原理圖

仿真結果如圖6所示，其中，圖6(a)為接收鏈路增益和噪聲系數仿真結果。當接收信號為-85 dBm時，此時鏈路增益為最大，其值約44.5 dB，帶內增益平坦小于1 dB，噪聲系數約為1.65 dB。圖6(b)為發射鏈路增益仿真結果，鏈路增益約為26 dB，帶內增益平坦小于1 dB，滿足預算指標和設計要求。

(a)接收鏈路增益與噪聲系數

4 系統測試

在實現過程中，針對收發機前端進行了腔體設計及分腔處理，以達到較好的隔離度，防止收發通道串擾及電源對鏈路信號的干擾。最終完成了射頻前端整體實物設計，整機尺寸為170 mm×90 mm×25 mm，射頻前端實物內部結構如圖7所示。通過相應儀器進行測試，測試環境如圖8所示。

圖7 射頻前端實物內部結構圖

4.1 發射鏈路測試

根據指標要求分別對發射鏈路的增益、誤差矢量幅度及雜散電平抑制進行測試，結果如圖9所示。

(a)發射鏈路增益

由圖9(a)可知，發射鏈路增益約為24.34 dB,與仿真數據約有2 dB誤差，考慮到測試時接線所用同軸電纜的線損，測試結果與預期相符，通道內增益平坦度小于1 dB。圖9(b)所示發射機在256QAM調制下，EVM為1.43%，符合指標要求。為保護儀器，發射機輸出端接20 dB衰減器，測試時，需將腔體盒蓋扣上，否則受外界干擾影響，信號的雜散測量結果會較差，從而影響測量數據的真實性。圖9(c)所示的測試結果表明，發射信號功率為0 dBm時，即發射機達最大發射功率20 dBm，發射機雜散信號電平小于-40 dBm，抑制效果較好。由圖9的測試結果可知，發射鏈路達到設計指標。

4.2 接收鏈路測試

接收鏈路對信號的噪聲要求較高，主要對鏈路增益、噪聲系數及雜散電平進行測試，圖10為測試結果。如圖10(a)所示，接收鏈路3.5 GHz處實際測試增益約為42.71 dB，與仿真結果約有1.79 dB誤差，考慮到器件連接和測試線損的影響，測試結果符合預期要求，帶內增益平坦度小于1 dB。如圖10(b)所示，測量雜散時將腔體盒密封，接收端信號為0 dBm時，雜散電平小于-50 dBm，符合設計要求。如圖10(c)所示，儀器輸入端接入10 dB衰減，以保護儀器，手動控制動態模塊將接收鏈路增益調至最大，測得鏈路真實噪聲系數小于2.6 dB，比噪聲仿真結果大1 dB左右，但仍在設計要求的3 dB以內。可通過降低低噪放模塊前級的射頻開關等器件的插損，從而進一步減小噪聲系數。由圖10的測試結果可知，接收鏈路測試達到設計要求。

(a)接收鏈路增益

5 結 論

針對5G終端模擬器中的射頻前端，本文設計了應用于3.5 GHz頻段的雙通道射頻收發前端。設計方案結合ADRV9009芯片，分別針對接收鏈路的噪聲系數和動態范圍以及發射鏈路的發射功率和線性度進行了設計和分析，并通過ADS對收發鏈路的主要參數進行了仿真。實測結果顯示，收發鏈路的各參數性能均達到了設計要求，驗證了方案的正確性和合理性。該射頻前端對5G相關測試儀表的研發具有重要意義。