寬帶數控延時線芯片研究

王建強，秦水介

（1.貴州大學大數據與信息工程學院，貴陽 550025；2.貴州省光電子技術及應用重點實驗室，貴州 550025）

1 引言

在多通道應用與多目標的跟蹤過程當中，必須要滿足無線通信對寬帶的高要求。在無線通信市場相關需求帶動下，寬帶的高精度與大延時寬帶數控延遲線已成為研究的重點。寬帶數字通信技術的核心技術是微波信號的接收系統，其數字延遲器具有體積小，重量輕，可靠性高的優點。基于此，設計一款有小尺寸和優異微波性能的GaAs微波單片集成數控實時延遲線電路。設計選用砷化鎵材料和微波單片集成電路技術，以電路和電磁場模擬相結合的方式構造，同時，延遲支路中的所有延遲位均采用常數的延遲網絡。為達到高的電阻延遲精度和大量的延遲度，在設計中全面考慮了工作頻率、插入損耗、總延遲、VSWR等方面的設定，最終確保實測結果滿足設計的相關需求。

2 寬帶數控延時線芯片相關要求

2.1 模型設計

設計基于中國電子集團公司的第十三研究所高爐生產線的相關研究，充分利用ADS仿真軟件，對相關元件的平面電磁場進行建模和仿真，使用各種設備和門來開發具有延遲特性的實時數字控制延時模型。

為建立高精度的MMIC數控實時延時模型，開發一種可在芯片上進行測試的采用數字數控實時延時單元的模塊電路。它包括開關功能和各種無源組件，以構成一個完整的實時延遲單元。該方法可以校準寄生的相關效應（交叉，相連，后孔彎曲等）引起的實時延遲芯片上的相關難題。同時，還需在更寬的頻率范圍內進行詳細分析，以消除MICCNC設計過程中其他因素的影響[1]。

NC實時延遲電路的設計中需要較小的門寬有源器件。為了建立高精度且易于使用的有源器件模型，在此外制作了具有相同總柵極寬度和不同連接模式（即源、漏、柵三極的垂直及并行連接）的器件模型，電路設計版圖如圖1所示。此種設計布局靈活，并與已有模型完全對應，保證了模型的準確性，提高了設計的成功率。

圖1 有源器件模型版圖

2.2 實時延遲位的設計考慮

首先考慮低實時延遲位。為減少芯片的總面積，通常使用恒定電阻網絡來實現NC實時延遲位。低實時延遲位是由兩個互補FET器件控制的自切換恒定電阻器網絡來實現的。與傳統方法的SPDT開關相比，它具有自切換的恒定電阻網絡拓撲結構，插入損耗與芯片面積都較小，且是通過耦合微帶線來實現的[2]。在電路的設計過程中，無源部件采用電磁場模擬仿真設計；有源部件的設計對器件尺寸和微帶線間距進行了優化，在整個工作頻帶內實現了平坦的延遲時間。然而，在平坦的延遲時間段內，較小的插入損耗和良好的回波損耗之間仍然需要更細致的權衡。

對于高實時延遲位，經過實驗發現：當截止頻率為20 GHz時，單個恒阻網絡的最大延遲為16ps，對于較大的延遲位，截止頻率則小于20GHz。因此，單個恒定電阻網絡的延遲位減少到僅有3位。高實時延遲位采用SPDT開關延遲單元的結構來實現延遲，其拓撲結構如圖2所示。這種拓撲需要四組開關設備工作在延遲及參考狀態下，以實現實時延遲。其中，并聯的四個開關可以改善拓撲的隔離度，而串聯的四個開關將給電路帶來更多的插入損耗。電阻器網絡在寬頻帶上具有良好的延遲區域，并且延遲時間可以增加多個恒定電阻器網絡的級聯。

圖2 恒阻網絡的拓撲結構

在整個電路設計過程中，通過對大量多端口恒定電阻網絡的平面電磁場仿真，優化了具有良好匹配性的單個實時延遲位。根據系統規范和芯片布局的實際要求，無需優化電路，只需級聯每個基本實時延遲位即可。

3 GaAs MMIC相關設計

3.1 設計思路

GaAsMMIC的研制流程主要包括工藝加工平臺與外延材料選定、元器件模型的表征、電路設計與驗證、模型的動態完善與電路改進、電路測試分析、電路可靠性試驗等。

綜合考慮上述各方面因素，根據延遲量的不同，選取適合的延遲拓撲結構，并且通過現場仿真、隨時改進來提高模型精度與設計的合理性[3]。

具體電路研制的相關指標為：

工作頻率:2GHz～18GHz;

總插入損耗：＜23dB;

延時位數:6位；

延時步進:5ps；

輸入駐波比：＜2.5:1；

輸出駐波比：＜2.5:1；

總延時量:315ps。

3.2 GaAs PHEMT外延材料優化

與HEMT和MESFET器件相比，PHEMT器件具有器件增益高、工作溫度低、電流密度大、閃爍噪聲低和工作頻率高等優點[4]。對其外延材料進行選取，微觀結構是影響GaAs器件微波性能的重要考慮因素。通過優化多層微結構并調節每一層的濃度和厚度，可提高器件的微波性能及器件可靠性，選擇合適的外延材料微觀結構十分重要[5]。

PHEMT器件的特性來自于AlGaAs/InGaAs異質結的特殊能帶結構。為提高器件的擊穿電壓，PHEMT器件結構采用雙槽結構。同時采用Aias或Ingap雙蝕刻工藝，以提高芯片和批次之間的一致性。根據NC延遲線單芯片的微波性能，在材料設計中將InGaP用作腐蝕終止層。InGaP和GaAs之間的摻雜濃度差很小，能夠降低腐蝕終止層對PHEMT器件導通電阻的影響[6]。InGaP腐蝕終止層的厚度也做了優化，以減少對器件性能的影響。

AlGaAs層的厚度和構成需要特別考慮。為降低串聯電阻，該層越薄越好；然而，如果AlGaAs層的厚度過薄，陷阱中的電子就會被肖特基勢壘吸收。

3.3 延時線電路設計

工作頻率、插入的相關損耗、全態幅度的波動、全態駐波比、總延時的誤差等因素，在設計中都要有所考慮。首先要優化單個基本位，然后優化每個基本位的集總參數電路，以獲得最佳拓撲和集總參數值。然后根據單個基比特的優化結果，進行多比特級聯優化。當考慮延遲附加幅度波動和延遲平坦度指數時，每個基本延遲比特需要考慮其他基本比特的附加幅度波動。通過互補設計使每個基本位延遲附加幅度波動，可達到所有狀態延遲附加幅度波動的目的。將每個基本延遲位優化到最小駐波，可在隨后的完整單片實時延遲線優化中使各位之間的相互影響盡可能小[7]。

對于6位NC實時延遲線，有64個狀態，128個輸入和輸出端口。根據真值表合并每個位并將每個位設置為不同的工作條件，所有延遲狀態都可以確定數百個優化變量和目標。設計時應先針對每個簡單的延遲位，然后根據級聯要求對電路進行整體分析[8]。

4 延時線測試

對芯片進行片內微波測試與評估，觀察測量結果與電路設計預期的吻合程度。尤其需要關注多態延遲幅度波動指數。通過電磁場仿真，精確設計微波傳輸每種狀態的延遲精度和回波損耗。

延遲電路的測試電路圖如圖3所示。

圖3 延時線測試電路圖

電路板通過SMA連接器和同軸電纜連接到測試設備。電阻和電容值與相關器測試板上的值一致。測試電路板實物圖片如圖4。延時線與芯片在測試中的實際連接情況如圖5。

圖4 延時線測試電路板

圖5 延時線測試芯片圖

當輸入信號為8dBm時，測得的群延遲和相位如圖6所示。圖中上部分是群延遲測試結果；下部分是相位測試結果。由于相位的縱軸是從-1800到1800，此處折疊了波形。頻率范圍為0.5 GHz～3.5 GHz，在2.5GHz下延遲范圍為1ns～2ns，頻率為2.5 GHz以上已發生失真。發生失真主要是由于巴倫變壓器的插入損耗大于2.5GHz所致。使用網絡分析儀測量群延遲的結果與實際結果存在相位差，需要把相位從-180改為180。當實際相位連續變化，網絡分析儀的相位會突然變化，也會帶來一定誤差，后期使用網絡分析儀差分計算可有一定改善[9]。與相關器測試電路板類似，由于元件和端口的重疊，輸出信號的衰減也很明顯。將0dBm 2GHz信號添加到輸入時，通過頻譜分析儀觀察到輸出信號的頻譜。在不平衡變壓器上，金屬布線和匹配網絡會導致大約20dB的總衰減，這對測試結果有很大的影響，難以準確地測試增益的特定值。

圖6 延時線群延時測試結果

最后對設計結構進行時域測試[10]。圖7給出了示波器的時域測試結果。其輸入的信號功率是8 dBm，頻率是500MHz。根據波形，輸出的延遲為1.23ns。在使用時應使相關的測試探頭直接連接到I/O已有端口，以便更改相應的網絡。由實際測試可知，16級延時線的功耗為33.7mW。

圖7 延時線時域測試結果

5 結束語

基于對GaAs MMIC寬帶數控實時延遲線的工作原理的認識與分析，設計一套配置方案，實現了將PHEMT控制器件實際運用在寬帶延時線芯片當中的技術初衷。通過版圖改進設計，對延時拓撲結構進行優選，合理安排了級聯順序，為今后同類電路設計優化提供了依據。設計最終實現的GaAsMMIC寬帶數控延時線模型，其芯片電路通過測試分析，展現了更好的回波損耗和更小的回波損耗插入損耗波動，證明了GaAs MMICCNC實時延遲線芯片無論是在產品性能指標上還是在制造工藝公差上，都已獲得令人滿意的結果。