可編程間隔定時器測試失效分析

王禹輝

（中國電子科技集團公司第四十七研究所，沈陽 110000）

1 引言

某型可編程間隔定時器的芯片內部有三塊計數器，且每個計數器擁有六種工作模式。在測試時，為了達到測試的全面性，需要對其內部的全部三塊計數器及每個計數器的全部六種工作模式分別進行測試。除此之外，在測試時，還需要賦予計數器初始值以最大值，從最大值開始進行“減一”操作，以保證所有計數點都在測試中被覆蓋到。測試芯片能否正常工作，是通過芯片的輸出電平來進行判斷的。芯片對應的詳細規范對芯片的輸出電平達到穩定的時間是有嚴格限定要求的，只有在滿足詳細規范要求的時間內達到輸出電平穩定，該芯片才能算測試合格。一般情況下，對于大批量生產的芯片，出于測試的便捷、高效及穩定的考慮，都是使用大規模集成電路測試系統進行測試，但這種一測試模式的弊端是很難發現芯片的一些比較特殊的工作異常情況。通常情況下，要對芯片工作時出現的具體問題進行分析，都是使用示波器捕捉芯片輸入輸出波形，以此方式來進行準確定位[1]。

2 故障描述與初步分析

在實際工作中遇到的一次具體故障案例中，某型芯片的一只管芯在ETS-770自動測試系統中進行了測試，測試結果顯示正常，但在用該芯片所在電路進行實際工作時，使用者發現電路在進行模式轉換的過程中有異常行為出現，據分析，屬于觸發下級中斷的情況[2]。

為了找出具體故障原因，首先根據芯片特點，分析模式轉換時出現觸發下級中斷情況的原因的所有可能性；之后使芯片處于完整的工作狀態，再根據輸出波形定位出哪些情況下芯片無法正常工作；最后再反饋給版圖設計人員共同分析失效原因。觸發下級中斷的故障樹如圖1所示。

圖1 觸發下級中斷故障樹

3 故障定位

對故障樹中的情況逐個展開分析。首先檢查控制程序是否完善。根據使用者的使用條件，對樣品進行測試分析。分析應涵概所有情況，具體實現過程為：

分別在常溫、低溫和高溫環境下，首先對計數器0配置方式控制字，使其選定模式0以及低8位計數器，之后賦初值為8并開始進行減數操作；

減到0后，再次配置方式控制字，使其選定模式1以及低8位計數器，之后賦初值為8，再次進行減數操作；

對計數器0重新配置方式控制字，使其重新選定模式0，賦初值為8并開始進行減數操作；

減到0后再次配置方式控制字，這一次使其選定模式2和低8位計數器，賦初值為8，再次進行減數操作……以此類推，直至計數器0完成所有的任意兩種模式之間的切換動作。

在上述操作中，根據使用者的使用條件，所給CLK的時鐘頻率均為100kHz。細致檢查每條程序，同時作為對照，對一個完全合格的芯片進行測試。經檢查，并未發現控制程序有任何異常，而之前合格的芯片依舊合格，這樣即排除了控制程序不完善的可能性[3]。

之后再對計數器1和計數器2進行與計數器0相同的操作。

對ETS-770測試系統上所使用的測試板進行檢查，測試板所對應的引腳說明如表1所示。由于測試板除了與測試系統相連之外，并沒有其他相關聯的電路模塊，因此此處需要使用示波器，對ETS-770測試系統上所使用的引腳進行輸出檢測，查看輸出波形與程序是否一一對應。經過檢查，并未發現ETS-770測試系統的輸出端有任何異常，從而排除了其他電路模塊引發脈沖的可能性[4]。

表1 測試板引腳說明

利用上述測試方法對正常樣品進行測試，正常情況下輸出端OUT的輸出波形如圖2所示。

圖2 OUT輸出端正常輸出波形圖

再用同樣的方法對失效樣品進行測試，當該樣品在常溫和低溫環境下運行時，計數器由模式0向模式3轉換過程中，該計數器所對應的輸出端OUT都會在WR的上升沿處出現一個窄脈沖，如圖3所示。這一窄脈沖與WR上升沿存在對應關系，如4所示[5]。

圖3 WR上升沿時OUT端出現窄脈沖

采樣時，示波器的通道1與CLK0連接；通道2與OUT0連接；通道4與WR連接。由于WR上升沿時OUT端出現的窄脈沖時間非常短暫，ETS-770自動測試系統無法對其進行有效捕捉，以致所測的實際帶有此種脈沖的芯片均被錯誤地判定為合格。經過示波器的放大分析，此窄脈沖的脈沖寬度大約為30ns左右[6]。可判定此脈沖是由芯片輸出端產生的。

4 機理分析

通過圖4中OUT端出現的窄脈沖，結合實際情況，可知該芯片并非始終無法正常工作，而是每當進行一次“寫”操作之時，需要最多額外50 ns的延時之后，OUT輸出端口才能保持穩定狀態。

圖4 OUT端窄脈沖與WR上升沿的對應關系

出現這一情況歸根到底是芯片設計本身存在問題。若深入到微觀電路內部分析，從原理上可知，造成此類異常的原因是電路內部單元的PMOS管與NMOS管的尺寸匹配有誤，造成電路內邏輯單元翻轉點偏向低電平，從而使整個電路的時序處于較為嚴苛的狀態。當電源電壓變化時，邏輯單元的時序關系就會有一定的余量滿足電路讀取的要求。

電路版圖如圖5所示，可見當中的NMOS管具有抗核加固結構。該結構為環形柵結構設計，在參數提取時會出現一定的尺寸誤差，從而會導致電路的仿真值與實際電路存在差異。同時電路內部多為異步時鐘結構，在電路讀取數據時，由于時鐘產生的快慢不同，造成了器件進行讀取功能時出現較為嚴格的時序要求，從而導致器件在進行多次讀取時出現時序不匹配現象，在宏觀電學特性上就體現為一種窄脈沖現象[7]。

圖5 電路NMOS管的抗核結構圖

為最終克服有此窄脈沖存在的異常，對芯片內部布線及電路設計原理需要有盡可能詳細的了解。電路的內部布線原理圖如圖6所示[8]。

圖6 芯片內部原理圖

從芯片設計角度講，降低多晶的方塊電阻值以及降低多晶布線電阻對計數器時序的影響，可以降低窄脈沖出現的幾率。

上述方法可視實際故障情況靈活運用，宜于推廣到多種芯片測試領域，為芯片的動態測試分析[9]提供一種有效的解決方案。

5 結束語

針對目前國內芯片的大多數測試環境，針對芯片的失效情況，對具體失效安全進行分析，提出示波器與測試平臺相結合的失效分析設計方案。方案從芯片的動態測試的角度，對工作條件下的測試分析及測試過程做了說明，對于表面上并無明顯異常但使用中可能隨時發作影響使用的故障也有良好的定位效果。