一種900V大功率MOSFET器件結構設計

劉好龍，于圣武

（1.中國電子科技集團公司第四十七研究所，沈陽 110000；2.南京微盟電子有限公司，南京 210042）

1 引言

根據工程應用需要，對一款N型功率VDMOS展開設計，設計目標為在指定面積為3.1 mm×2.9 mm的芯片上實現大于900V的擊穿電壓，同時保證導通電阻小于3.7Ω，源漏電流大于3.6A。根據擊穿電壓指標，需從理論上推導出外延層的厚度和電阻率；再根據開啟電壓指標推導出柵氧厚度和P阱區摻雜濃度。為了增加電流密度、減小導通電阻，同時降低制版難度，在單胞形狀的選擇上，采用六角形，并對元胞相關尺寸進行優化設計。為了滿足擊穿電壓的指標要求，終端結構采用場限環與場板相結合的技術[1]。對VDMOS器件而言，在設計中既要考慮擊穿電壓的指標要求，同時又要兼顧導通電阻的要求。高壓VDMOS器件的耐壓主要由襯底來承受，因此，為滿足耐壓要求，其襯底必須是輕摻雜的高阻才可實現。但如果襯底電阻過大，勢必會導致器件的漂移區電阻增大，從而導致器件的功耗增大。為解決這一問題，目前VDMOSFET的加工制造襯底材料都選用外延片。

2 外延層材料設計

擊穿電壓與導通電阻兩者之間的優化選擇，主要是通過外延層的參數選取來完成的。外延層參數主要是指其厚度和電阻率，外延層越厚，電阻率越高，擊穿電壓也越高，但同時導通電阻也越大；相反，外延層越薄，電阻率越低，導通電阻也越小，但擊穿電壓也會越低。

2.1 外延層電阻率的確定

對于VDMOS器件，為減小漏極接觸電阻，外延層襯底電阻率要盡量的低[2]。此處，利用高阻外延層來充當漂移區，承載漏結的高電壓。同時為了降低漂移區電阻，外延層下方應有一層電阻率極低的襯底，在此選取N型<100>晶向的硅材料。已知外延層摻雜濃度越小，電阻率越大，擊穿電壓越大。理想情況下外延層摻雜濃度為：

但是，在實際VDMOS結構中，PN結只有底部是平面結，而其四周是球面結和柱型結，電力線比較集中，此類部位的結會發生提前擊穿。另外，由于邊緣效應的影響，盡管在設計中采用了終端結構，仍會有PN結提前擊穿的現象發生[3]。

在設計中必須考慮留出充分的余量，為此，在理論計算時，需要將式中擊穿電壓VB乘以一個系數K。從經驗看，計算后擊穿電壓的理論值與實際值會存在一定的偏差，并且隨著擊穿電壓的增大，偏差會越來越大，因此，對于低壓的情況，K取0.9；當擊穿電壓在70V～200V時，K取0.8；當擊穿高于200V時，K取0.7，從而可令式(1)變為:

執照設計要求，此處擊穿電壓要求大于900V，遠高于200V，因此K值取0.7。將各數據代入式中，得到外延區摻雜濃度為1.68×1014cm-3。

由摻雜濃度和電阻率的關系，可以計算得到需要的外延區電阻率為23Ω·cm。由于外延層材料的電阻率不可能控制得絕對精確，只能控制在一定范圍內。從滿足擊穿電壓的角度考慮，外延層的最小電阻率應取23Ω·cm；然而從導通電阻的角度來看，電阻率又不能太大。經分析研究確定外延層的電阻率選取為23Ω·cm～27Ω·cm。

2.2 外延層厚度的確定

外延層厚度的選取既不能太大也不能太小。厚度太大會導致漂移區電阻過大；厚度太小則會引起外延層穿通，嚴重降低擊穿電壓。

外延層厚度We應大于擊穿狀態下的P-N-結在P-區一側的耗盡層寬度Xmp與N-結深之和，即：We>Xmp+Xjn，而耗盡層寬度為：

這里，ε0=8.85×10-14F/m；εsi=11.7 F/m；VB=900 V；q=1.6×10-19C；NB=1.68×1014cm-3（對應ρ=27Ω·cm）。代入式(3)可得：Xmn=70μm。由此可推算P-阱結深在5 μm左右。

此外，外延片的襯底是要作為VDMOS器件的漏端電極引出的，為了降低襯底與背面金屬的接觸電阻，襯底必須采用高濃度摻雜；而外延層的摻雜濃度依據擊穿電壓的要求，則要求要很低，一般情況外延層的摻雜濃度會比襯底的濃度低4個數量級以上。在這一情況下，當VDMOS器件在工藝加工過程中經歷高溫的氧化、阱推等工步時，高摻雜的襯底就會向低摻雜的外延層進行擴散，即有反擴發生，這將改變外延層的厚度。因此，理論上，在計算出外延層厚度和摻雜濃度的值后，需要考慮到反擴對外延層厚度的影響，在設計時要給出一定的余量[4]。

考慮到反擴在整個工藝加工過程中一直在進行，其結深較深。此處取反擴的結深為1.5μm，則有:Xj反＝5×1.5＝7.5μm，外延層厚度即可估算為：Wep=70+5+7.5＝82.5μm。

3 芯片橫向結構的設計

3.1 單胞形狀的選取

理論上VDMOSFET的單胞（元胞）結構可以是任何可以想象得到的格局，只要其在制造工藝上能夠實現即可。實際上，VDMOS的單胞圖形可以采用三角形、正方形、長方形、線形、圓形、以及六角形等等，它們的排列方式也有很多種，例如六角形網格、正方形網格或者品字形網格等等，如圖1所示。無論何種單胞圖形采取何種排列方式，主要都需要考慮芯片電流分布情況、導通電阻大小，以及與集成電路技術的相兼容等因素。

圖1 常見的單胞形狀及排列

在各種單元圖形中，圓形單胞的無電流區域的面積大，過于浪費，幾乎不被使用；而三角形單胞會使得電場集中，從而導致漏源擊穿電壓降低，在實際中也很少被采用；正六角形單胞，由于其單元排列緊密，電流分布比較均勻，并且有很高的表面利用率，所以在許多器件中都會采用這種結構[5]，此處設計也是如此。

3.2 多晶窗口區尺寸設計

對于VDMOS設計來說，單胞的尺寸是最主要的設計考量部分。單胞的大小直接影響器件的導通電阻和電流密度，主要包括多晶硅窗口區LW的尺寸和多晶硅的寬度LP。在設計中，要不斷的對這兩個參數進行優化，選出它們的最佳組合。

此外，還應考慮單胞面積，應越小越好。如果單胞面積過大，芯片的面積便會增大，從而增加成本。然而，單胞的面積過小，在實際的工藝加工中就很難實現，或即使可以實現也會存在質量問題，成品率不高。因此，單胞的尺寸還應根據工藝線的工藝條件加以確定。

工藝上影響單胞尺寸的步驟主要有N+源區、P+體區和孔的三次光刻及相應的腐蝕工藝。

在工藝產線中，光刻的主要工藝參數是它的光刻精度b（即前后兩次光刻時套刻的最小誤差）和最小線寬a（光刻機能夠識別的最小線條寬度）。腐蝕的主要工藝參數是其刻蝕選擇比和刻蝕速率。腐蝕工藝的這兩個工藝參數決定了工藝線上多晶與孔之間的最小距離c。這三個參數一起決定了多晶窗口的尺寸，如下式：

此處，根據實際情況取a＝3，b＝2，c＝3，從而確定多晶窗口區的最小尺寸為13μm。從成品率角度考慮，最終選取多晶窗口區最小尺寸為16μm[6]。

3.3 多晶硅寬度LP設計

VDMOS的柵極一般采用摻雜的多晶硅來制造，而多晶硅柵的長度直接決定了VDMOS結構中兩個P阱之間的間距。如果多晶硅柵長過長，雖然JFET區電阻會降低，但器件的擊穿電壓也會隨之下降；多晶硅柵長如果過短，經過高溫阱推后，相鄰的P阱的橫向擴散就很可能會使得P阱相連，使器件失效。因此多晶硅柵長的選取，需要在設計及工藝兩方面加以仔細考慮。當VDMOS器件耐壓要求較高時，為防止P阱自身的穿通，P阱結深會制作得比較深，橫向擴散也就會比較大，此時相應的多晶硅柵長也會越長。

多晶硅下的兩個P阱區不應相連，以避免造成漏極短路。這樣多晶硅尺寸的最小值為1.6倍的Xjn，即：LW≥1.6Xjn。但這兩個P阱區也不能相離太遠，這是因為在VDMOS器件中，每個P阱區都是相鄰P阱區的保護環，當源漏加電時，P阱發生擴展，在未加到擊穿電壓時，相鄰的P阱耗盡層會相對擴展并相連，以保證不被擊穿。理論上多晶硅區的最大值可由下式表述：

由此式，設計中的取值范圍應為：8μm≤LP≤30μm。在此范圍內經過大量計算，最終得出結論：在LP取17μm時，可以獲得六角形單胞導通電阻的最優值。

3.4 溝道長度設計

功率VDMOS器件可以看做是縱向結構器件，在器件中有寄生晶體管存在，易發生閂鎖效應。為降低閂鎖效應的發生概率，在設計時應盡可能減小P阱的橫向電阻。

減小P阱橫向電阻主要有兩種方法：一是增加P阱的深度，但這樣會使溝道長度增大，跨導變小；二可以提高P阱的摻雜濃度，但又會增大開啟電壓。所以在設計P阱時，要充分考慮溝道長度和閾值電壓兩個參數。

設計中采用兩次P注入來解決這一難題。首先注入高濃度的P+區，再注入低濃度的P-阱。用P-阱注入調節閾值電壓，同時也控制溝道長度；用P+區調節橫向電阻。P+區的結深是由橫向擴散距離和元胞的大小來決定的，P+結越深，越能提高正向擊穿電壓。但P+結并非越深越好，而是要控制好P+結橫擴邊緣到元胞多晶硅窗口邊緣的距離。如果P+結的邊緣離多晶硅窗口太遠，對降低橫向電阻的作用不大；如果P+區邊緣在多晶硅窗口下延伸，則會影響器件閾值電壓。所以應優化P+區的結深，使之最大限度降低橫向電阻、提高耐壓，同時還不影響閾值電壓。

N+發射區的設計主要考慮VDMOS的溝道長度。為減小溝道電阻，應減小溝道長度。依照選用的工藝條件，VDMOS溝道長度選為1.5μm～2.0μm[7]。

3.5 器件單胞數量和有效面積的確定

在確定單胞參數之后，利用器件導通電阻的數值可得出本器件的單胞數為8531個，器件的單胞占用面積為1089μm2。

經計算，器件的單胞數×單胞面積＝8531×1089×10-8＝0.0929cm2，而器件的總面積為0.1353cm2，可以有充分的面積來安排終端及柵極通道，此單胞的設計符合要求。

4 終端設計

器件理想的擊穿電壓是在PN結底部的平面結處發生的擊穿，若不考慮邊緣效應的影響，此時器件的擊穿電壓僅與襯底厚度和摻雜濃度等參數相關。但是，由于實際中邊緣效應的影響，及工藝加工過程中一些因素的影響，實際器件的擊穿電壓要低于理想平面結的擊穿電壓。

VDMOSFET是淺結器件，必須減弱棱角區的電場集中以提高擊穿電壓，這就需要進行合理的終端結構設計。在此采用場環與場板相結合的方式來進行終端結構設計，并在TCAD軟件上展開仿真。

4.1 場限環模擬

通過對場限環的窗口寬度、環間距等進行模擬仿真，得到場限環窗口大小對擊穿電壓的影響。詳細模擬結果見表1。

表1 窗口設計對擊穿電壓影響模擬結果

4.2 場板模擬

通過反復模擬以確定場板的長度等參數。由于邊緣電場的作用，實際的外延層濃度必須要比理論計算值還要低，才能夠滿足擊穿的要求。

在模擬中發現，極易發生擊穿的部位是厚場板的邊緣或是P-區的邊緣處。厚場板邊緣處是由于電力線集中，而在P-區邊緣易擊穿則是由于此處的電場曲率過大。通過不斷調整參數，可以觀察到，當場板的厚度增大，在場板的邊緣處發生擊穿的幾率就會降低，但是當場板的厚度趨于一定時，邊緣的電場也會趨于飽和。而P-區邊緣的擊穿強烈依賴于外延層摻雜濃度，只有降低外延層摻雜濃度才能夠有效降低此處發生擊穿的概率。同時，此處的擊穿還與薄場板的長度有關。薄場板的厚度一定要取在最大電場的外面才能夠有效的降低擊穿發生概率。經不斷調整反復模擬，可觀察到，將薄場板設置在溝道外0.5μm處可以獲得較為理想的結果。而考慮到光刻精度，將薄場板的長度選取為1.5μm[8]。

最終，增加場環和場板數量直至達到符合設計要求的擊穿和漏電為止。圖2所示為工藝模擬所得出的典型終端結構。該終端由4個場限環、4個場板和1個場截止環構成。終端長度為250μm，通過電學模擬，所得結果曲線如圖3。可見其擊穿電壓可達900V左右。

圖2 VDMOS工藝模擬典型終端結構

圖3 VDMOS終端擊穿模擬結果

5 結束語

按照設計要求，通過理論計算給出產品的外延層厚度和電阻率，并依據開啟電壓的指標要求計算出柵氧化層厚度。通過分析討論，給出優化后的元胞尺寸。終端結構采用場限環與場板相結合的技術，對終端結構進行工藝與電學的TCAD模擬仿真，驗證了設計的合理性，依據設計與模擬的結論，最終完成器件版圖的制作，用于實際生產。