自抗擾鎖相跟蹤系統設計與仿真

黃文超,劉 澤,趙思澤,王銘偉,李俊杰

(北京交通大學電子信息工程學院，北京 100044)

0 引言

鎖相跟蹤校準是鎖相環技術的重要組成部分，目前鎖相環技術已經被廣泛應用在通信、雷達、儀器儀表和數字電視等領域。鎖相環(phase locked loop)是指一種電路或者模塊，其功能為對接收到的信號進行處理，并從其中提取某個時鐘的相位信息。或者說，對于接收到的信號，產生一個時鐘信號，使得輸出的信號與輸入的信號從某種角度來看是同步的[1]。在經典鎖相環結構中，鑒相器輸出參考信號和分頻器輸出信號的相位差信號，經過環路濾波器的濾除高頻分量后將信號輸入到壓控振蕩器，改變振蕩器的振蕩頻率，在閉環負反饋控制下輸出信號與分頻器的相位差保持不變，鎖相環進入鎖定狀態。本文的鎖相跟蹤的目的是讓控制信號與參考信號的相位誤差在一個較小的范圍，即達到同步。

經典PID控制原理是用誤差的過去、現在和變化的趨勢來進行加權控制，能滿足實際中的大量應用，但不能滿足在計量中的高性能要求。自抗擾控制器ADRC(auto disturbances rejection controller)技術結合了PID技術的精髓并吸取現代控制理論成就,不需要提供被控對象的精確數學模型，能夠替代 PID 控制技術，系統的擾動無需測量，解耦控制易于實現，已經在控制領域中廣泛地應用并取得了令人滿意的效果。本文使用數字頻率合成器DDS(direct digital synthesis)作為信號源，通過不斷地求取信號源信號和參考信號的參考誤差，運用改進自抗擾控制算法得到相應的頻率控制字，使控制信號與參考信號保持同步[2-4]。

1 自抗擾鎖相跟蹤系統結構與原理

自抗擾鎖相跟蹤系統結構如圖1所示，該系統主要包含5個部分：二階廣義積分器、求取相位、非周期化、ADRC和DDS。二階廣義積分器將參考信號分解成2個正交信號α和β，分別作為復數的實部和虛部，通過計算該復數的輻角得到參考信號的準確相位。由于相位呈周期變化，不利于自抗擾控制算法的引入，需要對其進行非周期化的處理。DDS信號發生器采用直接數字頻率合成技術，隨著近些年超高速電路的發展和對該技術的深入研究，DDS信號發生器的頻率穩定度、準確度已經提高到與基準頻率相同的水平，并且可以在很寬的頻率范圍內進行精細的頻率調節。采用這種方法設計的信號源可工作于調制狀態，可對輸出電平進行調節，也可輸出各種波形。參考信號和控制信號的相位分別輸入自抗擾控制算法中，通過該算法得到DDS的頻率控制字并有效地抑制了不確定擾動。DDS技術中頻率轉換時間在超高速時鐘頻率中可達到納秒級別[5]。該控制系統具有優秀的抗干擾性和實時性。

圖1 自抗擾鎖相跟蹤系統結構

1.1 系統參考信號相位的準確獲取

參考信號的輸入僅為一個正弦波，信息量不足以獲取信號的準確相位，需要再構造一個與參考信號相位偏差90°的正交信號。通過代入復數，形成的復數輻角即為該參考信號的精確相位。利用希爾伯特變換可以得到該正交信號，計算量比較大，會耗費較多的運算資源并且影響系統的實時性和準確性[6]。還一種方法比較簡單，將信號傳輸延遲1/4周期的時間，不過不容易控制且誤差會比較大。電網并網中常用的二階廣義積分器產生正交信號的同時[7]，還具有濾波效果。

圖2為二階廣義積分器的結構，α和β是2路正交信號，其中α與參考信號具有相同的相位，β與參考信號的相位相差1/4周期。

圖2 二階廣義積分器結構

由圖2中結構可知，α和β的傳遞函數表達式為：

(1)

(2)

k為待定系數；ω為二階廣義積分的諧振頻率，需要與參考信號的頻率保持一致。當k取不同值時，系統的性能會發生變化。

假定輸入信號的頻率為50 Hz，即314 rad/s,從相頻響應中可以發現，對于式(1)，響應信號和輸入信號在基頻ω處保持同一相位，而對于式(2),則滯后90°。從幅頻響應中可以發現該系統具有一定的濾波效果。另外k值越大，系統響應越快，帶寬也越大，但是濾波性和選通性都會越小[8]。綜合考慮后，選取k值為0.7。

1.2 系統的精確頻率合成

數字頻率合成器結構如圖3所示，其工作原理類似于計數器，每來1個時鐘脈沖，頻率控制字就累加到相位累加器中，相位累加器中的數據輸出作為查找地址對正弦查找表進行查找，將相位累加器中的相位信息映射成數字振幅信息[9]。通過D/A轉換將數字波形轉換為相應的階梯波，最后經過低通濾波進行平滑處理。數字頻率合成器的輸出頻率精度非常高，具有較高的分辨率，可以快速實現頻率的切換，并且在改變時能夠保持相位的連續。

圖3 數字頻率合成器結構

數字頻率合成器的輸出頻率可描述為

(3)

K為頻率控制字；N為頻率控制字二進制的位數；fclk為時鐘信號頻率，可達到GHz量級；fo為輸出頻率。數字合成器輸出頻率的相對帶寬較寬，理論上能達到50%fclk，考慮到對輸出雜散的抑制，帶寬仍能達到40%fclk。

1.3 系統控制算法

自抗擾控制系統結構如圖4所示，其主要由安排過渡過程、擴張狀態觀測器、非線性組合和擾動補償等4個部分組合而成。其中,擾動估計與補償能力最為關鍵。

圖4 自抗擾控制系統結構

首先對于控制對象，即數字頻率合成器進行建模，假定無初始相位，相位累加器中的對應相位為頻率控制字的積分。那么可以很容易得到

(4)

x1為相位累加器中相應的相位；x2為x1的導數；u為輸入的頻率控制字。由于經典自抗擾算法被控對象為二階模型，針對鎖相跟蹤系統進行改進后，自抗擾控制算法如下。

安排過渡過程為

(5)

擴張狀態觀測器為

(6)

非線性組合為

(7)

攏動補償形成控制量為

(8)

v1為快速無超調地跟上輸入信號；v2為v1的導數；z1為經過擴張狀態器后的輸出估計；z2為z1的導數；z3為系統的擾動估計；e1、e2為系統誤差；u0為初始控制量；r0、β01、β02、β03、r、c、h1、b0控制器的參數。最速綜合函數fhan(x1,x2,r,h)的具體表達式為

(9)

fal(x,a,δ)具體表達式為

(10)

fal函數是一種非線性函數,是擴張狀態觀測器(ESO)的核心部分。

2 仿真研究

2.1 參數整定

仿真實驗中參考信號為50 Hz，即314 rad/s的正弦波。二階廣義積分中的k值選取0.7，數字頻率合成器的時鐘為100 MHz，相位累加器中二進制位數為30位。

自抗擾控制器擴張狀態觀測器參數為：β01=300,β02=4 000,β03=20 000,h1=0.03,h=0.001,c=0.015,r=3 000,r0=900,b0=0.585 2[10]。利用MATLAB/Simulink搭建仿真，參考信號經過二階廣義積分輸出2個信號，分別代入復數的實部和虛部計算出參考信號的相位，經過aperiodic模塊非周期化。參考信號和控制信號的相位輸入到ADRC模塊中，經過自抗擾控制算法處理后輸出DDS的頻率控制字。控制字和相位的關系為

(11)

φ為累計相位；K為頻率控制字；fclk為DDS時鐘頻率；N為相位累加器中的二進制位數。最后該仿真系統輸出參考信號，控制信號的波形和兩者的幅值差。

2.2 仿真結果

在未加干擾的情況下，仿真結果分別如圖5和圖6所示

圖5 參考信號與控制信號時域比較

圖6 未加干擾下的相位誤差

仿真結果表明，控制信號與參考信號在0.01 s時基本重合，在0.07s后，相位誤差在-2.254×10-4～3.371×10-4之間波動。

在自抗擾控制系統的輸出加入幅值為5，頻率為1 000 Hz的方波干擾后，得到如圖7所示的仿真結果。

圖7 干擾下的相位誤差

在0.07 s之后，控制信號與參考信號的相位誤差在-6.314×10-4～1.637×10-4之間波動。可見，該系統在輸出端存在幅值為5，頻率為1 000 Hz的方波干擾時，依然能將誤差精度控制在10-4數量級。

基于ARM內核的單片機可實現二階廣義積分、非周期化和自抗擾算法，而FPGA實現DDS。參考信號經過高速AD芯片采樣進入單片機，單片機輸出頻率控制字給DDS，同時DDS反饋輸出信號的相位信息給單片機。此硬件方案預計能達到和仿真一樣的效果。

3 結束語

本文提出并設計了一種自抗擾鎖相跟蹤系統，利用二階廣義積分對參考信號進行濾波并正交化，通過復數運算得到實時相位。運用改進的自抗擾控制算法控制DDS的頻率控制字。通過Simulink仿真可知，在有較大高頻方波的干擾下，誤差精度保持在10-4數量級，并且相位累加器的二進制位數越大，誤差精度還能進一步提高。在抗干擾方面，該控制器具有很強的魯棒性和抗干擾能力，能夠有效地抑制不確定負荷擾動的影響，對理論研究和工程應用具有一定的參考價值。