無源數字相控陣信號偵察處理平臺設計?

喬雪原

（中國西南電子技術研究所 成都 610036）

1 引言

相控陣體制的無源偵察系統采用數字波束賦形（Digital Beam Forming，DBF）算法形成多個高增益波束來實現信號偵察，該方法具有多目標跟蹤、機動性強、反應時間快、抗干擾能力強等優點，相比傳統偵察系統可大幅提高目標截獲概率［1～6］。

盡管相控陣雷達具有如此明顯的優勢，但隨著空間目標的日益復雜，采樣率的不斷提高，更高的數據率、更大的信號帶寬，更多的數據類型也為相控陣雷達帶來了新的問題［2］。為了實現全頻段、全空域的信號偵察，信號偵察處理平臺需要具備快速進行信號檢測、信號識別和信號分析的能力；為了便于進行信號的事后分析和回放，需要將目標信號的中頻或基帶信號按統一的數據格式進行實時存儲。同時，由于數字相控陣可以同時跟蹤多個目標，處理平臺需要同步存儲多路信號的采樣數據，這就要求信號偵察處理平臺具備實時、高速的數據存儲能力。

2 系統設計

2.1 工作流程及組成

無源數字相控陣信號偵察系統主要包括無源數字相控陣天線、信號處理平臺和顯示與控制終端三部分組成，組成框圖如圖1所示。其中信號處理平臺主要接收數字相控陣輸出的合成后波束數據，對數據進行頻譜處理，完成全頻段的信號搜索及信號檢測發現，實現全頻段、全空域的頻域監視；完成信號的檢測識別、解調、采集存儲等功能；根據顯示與控制系統的控制指令，完成信號處理算法參數的設置和數據存儲、讀取和管理等功能。

圖1 數字相控陣信號偵察系統總體框圖

接收處理平臺的工作流程如圖2所示，工作流程采用數據驅動的方式，將算法與流程控制邏輯分離，這種流程處理方式可以極大地提高系統軟件的可靠性和可移植性。信號處理平臺接收數字相控陣發送的波束數據，根據接收的指令參數進行數據預處理，并將算法相關的參數添加到預處理后的數據流，后續的信號分析算法從數據流中解析出算法所需參數，完成頻譜計算、信號檢測、信號識別、信號解調和數據存儲等功能。

圖2 信號處理平臺的工作流程圖

通過上述對信號偵察處理系統功能和工作流程的分析，設計了一種信號偵察處理平臺，處理平臺的主要設備組成及功能見表1。

表1 處理平臺的主要設備組成

2.2 主要功能設計

接收處理平臺采用通用化、綜合化的設計思想，選用19寸上架機箱，采用VPX總線模塊，并通過高速背板進行互聯。VPX總線模塊是基于VPX總線的一類模塊，模塊標準包括VITA46、VITA48、VITA62、VITA65等一系列標準，分別規定了模塊的結構封裝、網絡傳輸協議和電訊接口形式等［7］。模塊之間的互聯可以采用Serial RapidIO、PCI Express、Fibre Channel、InfiniBand、Hyper-transport、10GB以太網等高速串行總線，能夠適應現代雷達領域處理功能繁多、運算復雜、數據量大及高速實時處理的要求［7～8］。

通用計算模塊是整個信號偵察處理平臺的控制中心和處理中心，同時具有計算密集型和IO（Input and Output，輸入和輸出）密集型的特點。FPGA的并行處理能力，在實現高速通信接口、大規模數字信號處理方面具有顯著的優勢［9～11］，但在復雜邏輯上的開發和處理上又有復雜、調試困難的特點，因此通用計算的處理架構采用FPGA+CPU的架構，FPGA負責處理計算密集和實時性要求高的計算，復雜流程的控制由CPU進行處理。比如，FPGA負責外部接口的數據通信、數據的預處理、頻譜計算和信號解調等，CPU負責指令接收分發、任務控制、信號檢測等。

受限于VPX板卡的尺寸和功耗限制，單模塊的信號處理能力可能無法滿足信號處理算法的計算需求，設計采用增加協處理模塊的形式用于信號處理算力的擴展。協處理模塊的設計有基于FPGA和基于GPU兩種構型，基于FPGA的構型至少支持2片FPGA，兩種構型的數據流圖如圖3所示。基于FPGA構型的協處理模塊與通用計算模塊的CPU和FPGA均有高速互聯接口，數據流可以直接由通用處理模塊的FPGA直接發送給協處理模塊的FPGA，再由協處理模塊的FPGA將結果直接反饋給CPU，減少了通過CPU進行中轉的環節，可極大地減少處理時延；同時數據也可以由CPU進行調度，以滿足對CPU控制緊耦合算法的應用。基于GPU構型的協處理模塊，只能與CPU直接互聯，數據需要通過CPU進行調度。

圖3 協處理器數據流示意圖

數據存儲是信號偵察系統重要的組成部分，由于基于數字相控陣信號偵察系統的多波束特點，需要同時處理和存儲多路信號的采樣數據。目前高速、實時存儲大都采用基于 FPGA 進行實現［2，12～13］，處理平臺同外部接口的處理器采用的也是FPGA，因此，數據存儲模塊的設計也采用FPGA實現對外接口，這樣方便統一各模塊間的互聯標準。

2.3 高速總線互聯設計

基于上述對模塊功能的設計，方案采用了PCIe總線和Aurora總線。PCIe（Peripheral Component Express，高速串行計算機擴展總線）總線，采用了點對點串行差分傳輸，每個設備獨享通道帶寬，單通道數據傳輸速率可以達8Gbps（PCIe3.0），主要用于CPU與外部設備的互聯和接口擴展。Aurora協議是Xilinx公司開發的一個免費、開放、可擴展、低成本、高帶寬的高速串行鏈路層協議。它可以支持多路的光纖傳輸，靈活的擴展光纖鏈路的數量，實現通信帶寬的無縫升級。同時，協議自帶的信道初始化與時鐘校正等功能有效保證了點對點傳輸的高速數據同步，能有效解決數據傳輸的瓶頸［14］。

通用計算模塊中的FPGA與CPU之間采用8通道PCIe3.0標準的鏈路，支持2路×4或1路×8工作模式，總鏈路帶寬單向8GB∕s；CPU與協處理模塊采用1路16×模式的PCIe3.0接口，可以適配主流的嵌入式GPU板卡，同時支持2路8×模式的PCIe3.0接口用于與FPGA進行互聯；FPGA與協處理模塊、數據存儲模塊以及外部系統接口采用Aurora總線，其中與協處理模塊設計3路×4或1路×4加1路×8工作模式；與數據存儲模塊和外部系統均采用1路×8、2路×4或8路×1工作模式。邏輯框圖如圖4所示。

圖4 高速總線互聯關系示意圖

3 關鍵技術

3.1 高速通信接口協議轉換

通用計算模塊對外部系統、協處理模塊的FPGA以及數據存儲進行數據讀寫時，涉及PCIe協議向Aurora協議的轉換問題，主要有兩個難點：一是需要實現單路PCIe接口與多路Aurora接口之間的數據路由；二是CPU端軟件的運行受操作系統調度、緩存機制等因素的影響，無法實現帶寬穩定的數據接收。

數據路由問題的解決設計采用了PCIe總線協議 XDMA（DMA∕Bridge）多通道的功能［15～16］。XDMA是Xilinx公司提供的高性能DMA IP核，具備AXI Stream接口、AXI LITE接口和AXI4 Memory Mapped接口三種用戶接口。XDMA最多可以配置為4個H2C通道和4個C2H通道，共8個獨立的DMA通道。這些DMA通道可以映射為AXI Stream接口，也可以通過AXI4 Memory Mapped接口進行交互。在基于Linux操作系統的環境下，設備驅動程序會生成c2h、h2c、control、user、bypass、events*等設備文件，不同的Aurora通道映射為不同的c2h、h2c設備文件，應用程序可以通過這些設備文件讀寫實現數據的收發。

數據接收端與數據發送端速率不匹配問題的解決，采用了緩存機制和PCIe、Aurora總線協議的流控機制［17～18］，通過采用FPGA外掛的大容量DDR實現FIFO進行數據的緩存，CPU無法及時讀取的數據暫時緩存在FIFO中。實現原理示意圖如圖5所示。

圖5 高速通信接口協議轉換邏輯框圖

3.2 統一應用程序編程接口

應用程序與外部的交互接口主要有以太網、PCIe和CAN總線通信接口。以太網采用系統的標準Socket編程接口。PCIe和CAN雖然也是標準的總線，但由于PCIe接口設備需要完成PCIe總線與Aurora總線數據轉換和分配；標準CAN總線每次只能發送8個字節的有效數據［19］，發送超過8個字節的數據是需要應用程序進行封包和拆包，對這些接口的操作會存在不同的實現方式。因此，根據接口邏輯的實現方案和使用習慣，對業務無關的邏輯進行了封裝，設計了統一的應用程序編程接口。

應用程序編程接口參考了Linux內核提供的標準系統調用，這些系統調用主要有open（）、read（）、write（）、ioctl（）、close（）等［20～21］，對應的功能分別是打開接口、從接口讀取數據、向接口寫入數據、接口屬性設置和關閉接口等操作，編程接口的功能描述見表2。

表2 應用程序編程接口功能描述

4 工程應用

目前，該信號處理平臺已經在某遙測信號偵察系統和某信號處理平臺項目中使用，采用的高速總線互聯方案如圖6所示。外部通過1路8x的Aurora接口接收相控陣天線的數據，經通用計算模塊的FPGA接收，預處理后通過1路8×的Aurora接口發送到數據存儲模塊進行存儲。通用計算模塊CPU端的PCIe接口采用2路×4的PCIe接口，通過板內的FPGA擴展3路×4的Aurora接口，分別連接到協處理模塊的3個FPGA，其中1路PCIe接口對應1路Aurora接口，另1路PCIe接口對應2路Aurora接口。通過項目開發團隊的使用表明，統一應用程序編程接口的引入，解耦了業務軟件開發人員與接口驅動開發人員的研發工作，團隊間可以獨立的進行功能測試和優化，提高了項目開發效率。經性能測試，通用計算模塊CPU通過PCIe接口讀取外部輸入數據的速率約為1.3GB∕s，滿足任務系統要求。

圖6 某信號處理平臺高速總線互聯關系示意圖

5 結語

本文通過分析了基于無源數字相控陣體制的信號偵察處理架構和流程，提出了一種信號接收處理平臺的設計方法。經項目實際使用測試和驗收，該信號處理平臺滿足工程使用要求，驗證了設計思路是實際可行的。同時，高速接口的驅動由于底層緩存鏈表的大小受限于操作系統固定的頁大小，接口通信數據帶寬距離理論帶寬還有很大的差距，后續如何進行優化還需要繼續研究。