微系統發展趨勢及宇航應用面臨的技術挑戰

張 偉，祝 名，李培蕾，屈若媛，姜貿公

（中國航天宇航元器件工程中心，北京100094）

1 引言

隨著我國遙感衛星實現高軌分辨率不斷向米級推進，軍事通信衛星系統呈現出單星容量不斷擴容、傳輸速率不斷提升、新一代導航系統定位精度優于米級的發展趨勢。航天器任務的體系化、網絡化、智能化已成為未來主流方向。微系統以處理器為核心，包括微電子技術、射頻與無線電技術、光電子技術、微機電系統等技術，從系統工程的角度出發，通過單片集成、封裝、互聯等微細加工等技術，在框架、基板等載體上制造、裝配、集成為可提供系統或子系統功能的微小型化器件。微系統作為高度集成的電子產品系統，對于未來宇航裝備實現高性能發展將起到越來越強的支撐作用。本文在研究當前國內外微系統技術最新發展趨勢的基礎之上，結合宇航裝備應用需求，分析了微系統電子產品宇航應用面臨的技術挑戰，并給出了未來微系統宇航應用的發展建議。

2 微系統技術發展趨勢

2.1 微系統功能密度、智能化程度不斷提升

隨著新型架構、新興材料和先進封裝技術的發展，軍用微系統正在朝著小型微型化、多功能集成化、靈活智能化等方向發展。從實現方式上來看，一方面重視多種功能的異質、異構集成，在此基礎上實現小型微型化；另一方面通過將多個電子元器件進行系統化整合，實現多功能集成化，打造微型系統平臺。采用模塊化、開放式發展模式，實現先進技術的更快融入和集成，降低系統研發調試的難度和成本；加入自主學習和自主決策能力，提高自適應能力，擴大微系統的作用范圍。

美國空軍研究實驗室代表美國國防部高級研究計劃局（Defense Advanced Research Projects Agency,DARPA）授予美國雷神公司空間和機載系統部門“實時可配置加速器（RCA）、時域專用系統級芯片（DSSoC）”項目合同研發異構計算架構，在提供專用處理器性能的同時，保持通用處理器的可編程性。RCA、DSSoC項目尋求利用機器學習、先進異構處理器、通用處理器以及ARM計算軟硬件能力來開發新工具和硬件技術，通過單個可編程設備實現多應用系統的快速開發。RCA、DSSoC項目旨在開發由多個內核組成的異構片上系統，這些內核包括通用處理器、專用處理器、硬件加速器、固態存儲器和輸入/輸出。研究內容涉及構建器件工作時可重新配置的硬件和軟件，以實現接近專用集成電路的性能，且不會犧牲數據密集型算法的可編程性。Teledyne公司于2009年與DARPA的微系統技術辦公室簽訂合同，開發千吉赫茲電子器件和集成電路。根據DARPA的千吉赫茲電子計劃，該公司將研究“革命性的”晶體管技術。HRL實驗室是波音公司和通用汽車旗下的研發實驗室，其與DARPA合作的GaN項目旨在將GaN應用于碳化硅襯底晶片，研制的集成電路（IC）能夠滿足最佳的組合效率、輸出功率，而此類IC在無線電頻率和毫米波半導體技術中同樣適用，這類GaN器件和單片微波集成電路(MMIC)將成為促進下一代雷達、電子戰系統和通信系統發展的關鍵。

美國ADI公司和普林斯頓大學合作實現集存儲和計算功能于一體的可編程芯片，加速人工智能（Artifical Intelligence，AI）發展，并削減功耗。該芯片基于一種被稱為內存計算的技術，可在內存中計算，消除馮·諾依曼架構中最主要的計算瓶頸（存儲器墻），內存計算直接在存儲中執行計算，從而提高速度和效率。該芯片已集成到可編程處理器架構中，可采用標準編程語言，如C語言，尤其適合在依賴高性能計算但電池壽命有限的手機、手表或其他便攜移動設備上使用。

美國DARPA與斯坦福國際研究院簽訂“終身學習機器（L2M）”項目合同，研發能夠持續學習的下一代AI系統，并將在新任務上部署該學習能力以使系統變得更好、更可靠。美國加州大學歐文分校研究團隊計劃研究海馬和皮層的雙存儲器架構，并將該知識應用于制造智能系統。這些系統通過對比輸入和現有存儲基礎，能夠預測可能的輸出。從理論上講，這樣的系統可在保持此前學習的基礎上變得更具適應性。美國塔夫斯大學研究團隊研究了在蠑螈等動物中觀察到的再生機理，并以此為基礎創造了柔性機器人，這些機器人能夠在飛行中改變其結構和功能來適應環境中的變化。斯坦福國際研究院研究團隊將研究AI算法，該算法基于存儲器合并和回訪的生物機制。在該AI技術中，未來的認知系統如自動機器人有望能夠在初始部署后持續學習，改進執行性能和整體安全性。

2.2 2.5D/3D先進封裝技術助力微系統異質/異構集成

近年來片上系統（System on Chip,SoC）、系統級封裝（System in Package,SiP）等微系統產品不斷從注重多芯片的多芯片組件（Multichip Module，MCM）封裝朝著2.5D/3D、異質/異構集成封裝的方向發展，由此帶來的新技術包括倒裝（Flip-Chip）、微凸點（μBumps）、晶圓級封裝（Wafer Level Package）、介質層（Interposer）、再布線層（Re-Distribution-Layer,RDL）、硅通孔（Through Silicon Via,TSV）等[1]。近年來，微系統先進封裝技術呈爆炸式發展，如臺灣積體電路制造股份有限公司（臺積電）的InFO（Integrated Fan-out）、CoWoS（Chip on Wafer on Substrate）、SoIC（System on Integrated Chips）技術，Intel公司的Foveros技術，Amkor公司的SWIFT（Silicon Wafer Integration Fan-out Technology）、HDFO（High Density Fan out）等技術[2]。

臺積電于2018年提出的SoIC是一種創新的多芯片堆疊3D封裝技術，SoIC基于臺積電的CoWoS與多晶圓堆疊封裝技術開發，可以達到無凸起的鍵合結構，把很多不同性質的臨近芯片整合在一起，而且其接合材料能直接透過微小的孔隙溝通多層的芯片，使芯片I/O具有強大的可擴展性，實現了高密度的芯片到芯片互連，臺積電SoIC封裝示意如圖1所示。其實現了在相同體積內性能的大幅提升，從外觀上看，新集成的芯片就像一個通用的SoC芯片，其尺寸縮小，性能提高，但嵌入了所需的且異質的集成功能。它具有超高密度垂直堆疊，是推進異質芯片集成領域的關鍵技術支柱。

圖1 臺積電SoIC封裝示意

Intel公司于2019年首次推出Foveros技術，Intel公司Foveros封裝結構如圖2所示。該技術中Intel公司首次引入了3D堆疊的優勢，可實現在邏輯芯片上堆疊功能芯片。主要特點是通過直徑為36μm的微凸點進行面對面的芯片對芯片粘接。目前，Intel公司已經有了Foveros技術的芯片樣品，并已經做好了規模量產的準備，Intel公司稱之為“混合x86處理器“(Hybrid x86 CPU)”。這顆芯片的長寬尺寸只有12mm×12 mm，高度僅僅1 mm，內部3D堆疊封裝了多個芯片，待機功耗只有2 mW，最高功耗也不超過7 W[3]。

圖2 Intel公司Foveros封裝結構

HDFO是基于Amkor公司的SWIFT技術開發而成，是下一代異構芯片封裝的發展方向。SWIFT技術是先將有微凸點的芯片互聯至RDL預布線的介質層，切單后再倒裝至FCBGA基板以完成異構芯片封裝。該技術保持了高密度連線，出色的信號質量，且無需TSV，因而可以進一步降低封裝成本。HDFO異構芯片封裝已成功用于多種應用，包括網通設備、服務器以及多種GPU和FPGA等結構。

近年來，在國家主管機關統籌安排下，按照產品領域和技術領域成體系布局、加強微系統技術和產品開發的協同平臺建設的發展理念，中國電子科技集團公司第五十八研究所、西安微電子技術研究所等單位逐步成為國內宇航先進封裝技術發展的主力軍。FOWLP（Fan-out Wafer Level Package）是一種基于宇航級高密度多芯片重構、晶圓級塑封及多層再布線技術等幾大關鍵技術綜合而形成的一種高密度封裝技術。中國電子科技集團公司第五十八研究所經過多年發展，已形成較成熟的微系統設計仿真平臺和團隊，攻克了微納加工工藝、TSV過孔工藝、晶圓重構技術等關鍵技術，具備Die-to-Die、Die-to-Wafer、Die-to-Substrate（Si、Glass、BT、LTCCHTCC）高精度微凸點陣列倒裝焊接工藝，TSV孔直徑為10~30μm，線寬為10μm，RDL層數為1~6層，堆疊層數為10層，并建立了國內先進的微系統工藝平臺，成為國內先進封裝制造的排頭兵。

西安微電子技術研究所是我國航天微電子及封裝產業的主力軍，于2017年啟動了12英寸TSV先進封裝生產線項目建設，該生產線兼容8/12英寸晶圓，具備完整的TSV晶圓制備、微模組裝工藝能力，互連芯片尺寸為0.05 mm×0.05 mm~100 mm×100 mm，TSV孔直徑為10~30μm，硅基板厚度為100~250μm，硅基板最大尺寸為50 mm×33 mm，RDL層數為1~3層。其已打造了國內高水平的三維微系統工藝設計、研發、制造、測試公共服務平臺。

2.3 微系統開發生態向快速復用、開放融合方面發展

2.3.1 基于芯粒（Chiplet）的設計方式

在過去的幾年中，摩爾定律的持續放緩對微處理器等超大規模集成電路設計的持續改進帶來了各種潛在的阻力，從16 nm/14 nm節點開始，集成電路設計和制造的成本劇增，一個新的工藝節點演進周期從18個月延長至2.5年甚至更長。為了應對這些挑戰，基于芯粒的設計理念應運而生，正越來越多地應用于主流微系統電子產品設計中，成為異質集成微系統領域的研究熱點。受限于體硅特征尺寸的發展，提高處理器能力和性能的一個可能途徑就是制造更大的芯片。但芯片的尺寸目前也逐步達到了光刻的極限[4]。同時小線寬掩模制造成本非常昂貴，而更大的芯片面積大大增加了產生一個或多個制造缺陷的可能性，從而導致低產量和高成本。近年來處理器裸片尺寸的發展趨勢如圖3所示，從圖中可見，裸片尺寸并沒有因為集成電路特征尺寸的進一步減小而大幅增大[5]。

圖3 微處理器裸片尺寸的發展

基于芯粒的設計思路是通過制造多個更小的芯片，組合起來實現邏輯上的單個微處理器。超微公司（AMD）在2017年發布的第一代AMD EPYCTM CPU處理器上，首次嘗試基于微處理器的芯粒設計。該處理器由4個相同的芯片高速緩存組成，采用14 nm工藝技術實現。每個芯片提供8個第一代“Zen”CPU核，2個DDR4存儲通道，32路PCle I/O和AMD Fabric互連提供芯片間通信[6]。一個封裝由4個芯片組成，共提供32個CPU核、8個DDR4存儲通道和128路PCIe I/O。由于封裝內的芯片間距離相對較短，因此無需使用硅轉接板等更昂貴的解決方案，就可以部署高度優化的高帶寬SerDes。成本估算表明，使用芯片的制造成本可以降低41%[7]。

第二代EPYC處理器混合使用了不同工藝節點的芯片，第二代EPYC處理器的組織結構如圖4所示。體系結構使用2個不同的芯片，封裝中心是I/O模塊（IOD）提供了所有的DDR內存控制器和物理接口，IOD周圍有多達8個核心緩存芯片（Core Catche Die,CCD），其中每個CCD提供8個“Zen 2”CPU核，以及到IOD的高速接口。其中CCD采用7 nm線寬，DDR4采用12 nm工藝節點。由此可見，通過芯粒封裝技術的發展，在相同的封裝尺寸下，第二代EPYCTM處理器提供的核總數是第一代處理器的兩倍（即64核和32核）。同時，由于多芯片的實現，為系統構架提供了更高的靈活性和可配置特性，每一個單獨芯片都可選用不同工藝節點的多種流片設計。

圖4 混合工藝節點的第二代AMD EPYC處理器芯粒

國外各大主流集成電路廠商都在芯粒技術路線上規劃推出了系列產品。2015年，Marvell公司基于MoChi架構推出了Virtual SoC系列產品，MoChi可以是許多應用的基準架構，包括物聯網、智能電視、服務器、筆記本電腦、存儲設備等。Xilinx公司于2018年推出包含3個16 nm工藝FPGA和2個動態隨機存儲器的首款采用CCIX接口的芯片，旨在從裸芯片層面證明CCIX能夠支持多核高性能ARM CPU和FPGA加速器。Intel公司于2019年推出Co-EMIB技術，能夠將2個或多個Foveros芯片互連，實現更高的計算性能和數據交換能力，還能夠以非常高的帶寬和非常低的功耗連接模擬器、內存和其他模塊，基本達到單芯片性能。

相比于國外已推出的成熟產品，國內也有多家優勢單位廠商在芯粒的設計、封裝方面開展研究攻關。如上海極戈科技有限公司提出ZiP的集成平臺，通過“電路設計+封裝+SDK+算法”，實現快速設計到封裝，江蘇長電科技股份有限公司、天水華天科技股份有限公司、通富微電子股份有限公司等封裝優勢單位正積極開發用于高性能計算（High Performance Compute,HPC）的2.5D Interposer高端封裝技術；北京微電子技術研究所開發集成4個八核處理器芯粒、1個I/O互連芯粒的3300萬門FPGA產品，擬實現96 GIPS/192 GFLOPS的信號處理能力。

2.3.2 基于IP的設計方式

IP核的概念源于產品設計的專利證書和源代碼的版權，IP核是指已經通過了設計驗證、可重用的、具有某種特定功能的模塊，設計人員以IP核為基礎進行IP復用設計，可以縮短設計所需的周期。IP分為軟核、硬核和基于硅片形式的IP，前文所述的Chiplet技術是指對裸片IP進行快速微系統設計轉化，而SoC等微系統電子產品集成度高、功能復雜，在研制階段采用了基于軟硬IP核復用的設計方法，如何評測IP核的質量與可靠性是業界所關心的問題。

在2017年11月召開的第7屆RISC-V研討會上，美國DARPA微系統辦公室主管闡述了開源硬件知識產權（Intellectual Property,IP）對于國防的重要意義，通過IP核復用以提高研制效率、降低研制成本和時間，但強調開源IP核必須是經過評測合格的[8]。在IP核可復用性方面Synopsys公司與Mentor Graphics公司聯合編寫了《可重用設計方法學手冊》（Reuse Methodology Manual,RMM），定義了IP核可復用的屬性[9]。

美國航天局和歐洲航天局均非常重視IP核的應用，規定航天器用IP核需要具備一定的成熟度。ESA在航天技術發展路線圖中規劃了IP核的研發及IP庫的建設，ESA通過發布IP、建立IP高層次模型、構建虛擬系統原型等工作建立了開放式統一SoC開發平臺，平臺中的IP、軟硬件設計資源向歐洲各國宇航機構和公司開放使用。通過SoC開發平臺，統一了歐洲宇航SoC等復雜器件的核心處理器、接口模塊、體系結構等技術方案。國外一些商用IP核信息提供商，例如Cadence的Chip Estimate網站和法國的Design&Reuse網站也具備了上述IP核庫的部分特征，也能夠提供IP核信息的集中檢索服務。此外Design&Reuse還提供IP核評估服務，而Chip Estimate則能夠提供基于IP設計的系統級工具服務。2015年全球半導體聯盟（Global Semiconductor Alliance,GSA）發布了硬IP質量風險評估工具，也是對IP核的可復用性提出一些問題，并賦以分值，從而實現IP核的量化評估，圖5為全球半導體聯盟開發的硬IP質量評估工具截圖。

圖5 全球半導體聯盟開發的硬IP質量評估工具

在國內軍品IP核標準方面，軍用IP核標準的研究工作在國家“十一五”和“十二五”期間得到了預研項目的大力支持。目前形成的《軍用數字硬IP核交付項標準》等9項IP核標準，對數字軟/硬IP核以及模擬、混合信號/射頻IP核的交付內容進行了凝練，對IP核文檔結構進行了規范，對IP核的質量做出了規定。這些標準充分考慮了軍用IP核高可靠性要求的特點，在交付項、文檔撰寫及質量評價方面都有所體現?？傮w來說，國外對IP核質量評測研究較早，并且制訂了IP核質量評估標準QIP，對于IP核的質量評估大多都是基于QIP來完成的。對宇航IP核需求較高的機構，如歐洲航天局，會制定自己的IP核設計標準[8]。

2.4 微系統宇航應用可靠性保證技術逐步實現規范化、體系化

2.4.1 可靠性保證標準

在國外相關標準方面，2014年歐洲ESCC提出了生產工藝能力認可的鑒定方式，ESCC 25600《生產過程能力認可要求》中提出了生產過程能力認可的通用要求、流程和方法，ESCC 2566000、ESCC 2566001等子標準明確了混合集成電路生產過程能力認可的詳細要求，包括生產廠評估、能力域定義、能力域評估和能力域驗證及批準4個方面，但尚未形成專門針對SiP器件的可靠性保證標準。

在關鍵結構的可靠性評價方面，隨著基于TSV的堆疊形式變得更加普遍，更加復雜的器件堆疊形式使得相關測試試驗更加困難。JEP 158“硅通孔（TSV）3D疊層芯片：可靠性的相互作用的識別、評估和理解”標準中，給出了采用硅通孔的三維芯片疊層結構中關鍵結構的主要失效模式，并給出了可靠性評價方法，為了對包含三維疊層芯片的整個器件開展保證工作，還需要參照JEP 150或者其他類似保證方法。

MIL-PRF-38535對傳統的密封型Q級和V級、非氣密性N級和Y級進行了規定。考慮到新型器件封裝技術的復雜性，現有的MIL-PRF-38535可能不再適用，因此，為了將新技術納入QML體系，美國國防后勤局建立了一種新規格——先進技術微電路（Advanced Technology Microcircuits,ATM），ATM器件主要包括倒裝2.5D和3D封裝、系統級封裝和多芯片組件等，MIL-PRF-ATM主要采用PIDTP流程進入到整個集成電路制造過程中，PIDTP流程針對Y級倒裝結構并已經成功應用于MIL-PRF-38535 PIDTP要求，QML-Y級認證是陶瓷非氣密性封裝倒裝芯片質量和可靠性的最高等級。

在國內相關標準中，GJB 2438混合集成電路通用規范和GJB 597半導體集成電路通用規范等標準對集成電路的質量保證做出了規定和要求，包括質量保證大綱制定、通用性能驗證和通用設計與結構準則等，但是相關要求、準則沒有對SiP器件進行規定，尤其是SiP器件所采用的先進封裝與互連工藝等，導致這些標準規范無法適用。此外，由于SiP器件具有小批量、高價值等特點，傳統的標準中規定的質量一致性檢驗和鑒定檢驗試驗項目較多，試驗樣品數量要求多，導致試驗成本大大增加。

為了將宇航用微系統保證工作重心前移，中國空間技術研究院通過多年微系統質量保證工程實踐，提出通過微系統工藝能力保證和微系統產品保證兩個方面開展保證工作，降低在鑒定或認定階段的樣品消耗，為宇航用微系統保證工作降本增效。其中，微系統工藝能力保證主要針對微系統生產線的工藝過程，包括工藝能力認可和工藝能力維持兩個部分。微系統產品保證主要針對在已經通過微系統工藝能力認可的生產線上生產的具體微系統產品，主要包括需求分析、設計保證、評估及驗證、鑒定、裝機產品質量保證5項主要工作內容，涵蓋方案論證、方案設計、初樣研制、正樣研制等內容。

2.4.2 微系統宇航應用可靠性評價研究

中國空間技術研究院于2014年起關注微系統宇航應用可靠性評價技術研究工作，經過多年的工程實踐，提出宇航微系統全壽命周期保證技術，統籌宇航微系統產品規劃，從微系統產品需求定義和評價階段入手，加強研制過程保證和生產制造過程控制，提升IP復用率和成熟度，確保安全性，建立了包括一個核心流程、一套技術體系、一套方法工具、一組專利技術的微系統產品保證方法，經保證的微系統已廣泛用于空間站、遙感、導航、通信等多個型號領域。

北京軒宇空間科技公司基于型號需求自主研發了一系列抗輻射宇航級SoC、SiP產品，其中，SoC2008抗輻射控制器、SoC2012多核抗輻射控制器、SiP2113、SiP2115抗輻射計算機模塊以及SiP7116太陽敏感模塊已經應用于北斗導航的小型化長壽命星敏感器、微小衛星綜合電子單元等產品。當前北京軒宇空間科技公司正在研發以SoC2020和SiP6117為代表的下一代異構多核智能處理模塊，通過可編程、神經網絡加速等新技術應用，可滿足未來5~10年先進航天器應用需求。

中國空間技術研究院西安空間無線電技術研究所已有天線控制SiP、信號處理回放SiP等多款宇航產品實現型號應用，目前正規劃論證基于40 nm抗輻射加固工藝和多芯片復雜封裝工藝，實現射頻、中頻和數?；旌系囊惑wSiP產品，高可靠、小型化的滿足衛星有效載荷的高性能數字處理需求。

3 微系統宇航應用面臨的技術挑戰

3.1 微系統宇航應用需求

盡管微系統在民用領域廣泛應用，代表了先進技術水平，但是在宇航領域應用前，考慮到可靠性和空間環境適應性問題，不能直接進行宇航應用，必須進行全面的測試試驗等評估保證工作，摸清可靠性數據以支撐宇航裝備選用。分析未來宇航裝備對于微系統的應用需求主要體現在以下5個方面。

1）多元功能異質、異構集成：宇航微系統功能和性能需求不斷提升，通過智能化算法和架構技術提高系統效率，高性能抗輻照星載控制器SoC、抗輻照高能效智能異構陣列SoC、星載抗輻射計算機SiP模塊等高性能產品進一步實現宇航電子系統的功能集成化[10]。此外，傳統信號處理器件疊加射頻功能、光電模塊、微機電系統傳感模塊，甚至同時疊加多種功能模塊的需求越來越迫切。

2）具備良好散熱的微小型化：由于航天器在空間環境中能源供給和散熱條件有限，宇航微系統設計應充分考慮器件功耗、封裝散熱能力，在功能性能、可靠性、散熱等滿足要求的前提下盡量選擇小型化封裝[11]。

3）工作溫度范圍：微系統在空間環境溫度的變化會影響元器件的性能參數，進而對元器件的正常工作產生影響，需要對航天器用微系統的溫度特性提出明確要求。一般而言，宇航級元器件的工作溫度范圍為-55~125℃，考慮到微系統的功能、封裝復雜性、低溫對于微系統的性能和可靠性影響較小、高溫影響較大等特點，可適當降低對于微系統的工作上限范圍，至少滿足工作溫度-55~105℃。

4）優異的抗輻照特性：空間輻照環境下，宇宙射線和帶電粒子會引發微處理器產生總劑量輻照效應、單粒子翻轉效應及單粒子閂鎖（Single Event Latchup，SEL）效應。為了確保航天器用微系統的高可靠應用，有必要提出抗輻照能力要求。應用于高軌、高可靠衛星應用的微系統產品，抗輻照能力最低應滿足電離總劑量輻照能力不小于100 krad(Si)，SEL閾值不小于75 MeV·cm2/mg，單粒子翻轉錯誤率不大于1×10-10次/d·bit；面向低成本、小衛星應用的產品抗輻照能力最低應滿足電離總劑量輻照能力不小于10 krad(Si)，SEL閾值不小于75 MeV·cm2/mg。

5）高可靠性、長壽命要求：當前我國航天器在軌工作壽命一般在10年以下。隨著未來高價值、系統組網航天器的快速發展，航天器在軌工作壽命一般要求大于15年。這要求電子系統核心器件必須滿足大于15年的工作壽命要求。

3.2 面臨的技術挑戰

新型微系統技術在宇航電子產品中的應用快速增長，各單位近年來快速發展微系統產品技術，研發了各類微系統電子產品。預計未來航天器對微系統產品年需求每年呈現30%以上的增長，在促進宇航電子系統微小型化的同時，還需要保證微系統技術的可靠應用。

3.2.1 先進架構和智能化算法帶來功耗增加和評測難度增大

1）先進算法帶來功耗不斷增加

先進架構和先進算法帶來功能密度的不斷提升，造成了微系統功耗不斷增加。由于在宇航應用條件下受到在軌散熱措施的限制，微系統的功耗也受到嚴格限制，需要在算法復雜度提升的同時充分考慮低功耗設計問題，降低微系統器件的功耗。

2）AI等新型算法的可靠性成為關注要點

AI微系統將逐步應用于航天器深空探測、智能遙感等領域。目前國內針對航天器用AI器件已處于研發階段，但國內針對其可靠性評價的方法尚未開展研究，有必要結合航天器的實際應用特點，研究AI等新型算法在空間復雜環境、無人值守、系統高可靠等條件下的應用可靠性，促進AI技術的宇航應用。

3.2.2 復雜封裝結構帶來熱學、力學可靠性以及電學可靠性的全方位挑戰

1）散熱問題

由于先進封裝密度不斷提高，外形尺寸不斷縮小，導致電子器件的工作溫度過高，性能顯著下降，熱學問題越來越受關注。先進封裝器件往往結構更加復雜，一般可能會包括微凸點、陶瓷基板、硅轉接板、TSV、RDL層等多種結構，由不同的材料通過封裝工藝組合而成，當溫度發生變化或器件內部溫度分布不均時，材料間熱膨脹系數的差異會造成材料間失配，導致器件失效。

2）力學可靠性問題

針對2.5D/3D封裝，在服役過程中會遇到振動、沖擊的作用，使PCB或基板發生較大的動態彎曲變形，在封裝內引起較高的應力。航天電子設備將在更惡劣的環境下工作，惡劣的振動和沖擊環境會使封裝發生較大的動態變形，導致更嚴重的交變應力和應變，存在BGA焊球開裂、TSV硅片翹曲、RDL層分層等可靠性風險[12]。

3）三維設計電磁兼容問題

高速互連是信號不完整的直接根源，主要表現在兩個方面：第一，三維堆疊的基板結構不一致，要對不同的基板綜合進行互連設計，同時還要綜合不同通道之間的互連設計；第二，由于電磁場是在空間中傳播，三維傳輸電路在空間中堆疊交錯布設，射頻信號傳輸中勢必造成互相干擾。電磁兼容問題是三維互連設計必然要面臨的問題，其復雜性遠遠超過二維平面傳輸結構。

3.2.3 宇航用IP評測的標準、工具和方法尚不完善

1）目前針對宇航用高可靠IP核方面的相關標準尚處于空白狀態[13]，需要針對航天領域在環境適應性、安全性、降額、高可靠性等方面的應用需求，研究制定相關航天器用可靠性IP核交付項標準和評測標準[14]。

2）目前針對IP核評測的方法和工具尚不健全，需要開發專用工具對IP核的安全性、抗輻射能力、功能和性能完備性進行評價，以滿足宇航領域高可靠集成應用需求。

3.2.4 芯粒宇航應用的軟硬件生態環境亟待建立

1）芯粒通用性與優化

通用芯粒的基礎結構有利于通用基板的實現，方便任意組合的芯片的快速集成；而通用性可能制約性能、成本、功率或其他重要因素的權衡。因此，如何在通用性和優化之間取得有效的平衡是通用芯粒的設計挑戰。目前，各大廠商都在積極定義自己的接口協議，以實現小范圍內的通用化設計。

2）功能結構劃分

對于一個給定的系統設計，有多種構架組合實現方案。例如前文介紹的AMD的前兩代EPYCTM處理器展示了兩種不同的方法，在成本、性能、靈活性、工程實現和滿足不同市場需求方面具有不同的優勢。因此，急需開展架構性能與成本的評估方法研究[15-16]。

3）全周期可靠性評價

芯粒的構建需要一個高效的產業生態系統的支撐，其中包括IP、已知好芯片、聯合仿真平臺、封裝平臺等。而在這個全產業鏈的各個環節都存在知識產權侵犯、設計思路竊取等安全問題[17]，同時大規模多芯片混合封裝器件的高可靠應用保證技術尚不成熟，因此芯粒產品生產和保證存在安全可靠風險。

3.2.5 提質增效是微系統宇航應用可靠性保證的重點目標

由于微系統器件樣本量小、價格昂貴，傳統的質量保證試驗與評價技術周期較長、成本較高，形成高效率、低成本的微系統器件保證方法是當前面臨的重要挑戰之一，尤其是針對宇航應用環境，需要在深入研究失效機理、失效激發方法、可靠性評價方法等的基礎上，研究適用于宇航用微系統器件的質量保證方法，并形成保證標準及體系。

由于微系統器件種類豐富、結構復雜，新型工藝和新型結構帶來了新的應用風險，但目前相比于傳統器件積累數據量少、數據挖掘不充分，合理進行微系統器件質量保證過程中的數據處理與分析是關鍵技術挑戰之一。

4 宇航微系統未來發展建議

目前航天器用高可靠性IP核方面的相關標準尚處于空白狀態，需要針對航天領域在環境適應性、安全性、降額、高可靠性等方面的應用需求，研究制定相關航天器用可靠性IP核交付項標準和評測標準。

芯粒作為靈活異質、短周期、低成本的微系統解決思路，可預見未來將是高性能處理器的發展方向，因此，目前急需開展互聯標準制定、復雜封裝工藝、聯合仿真工具、IP庫及業態等關鍵技術的預先研究和攻關儲備。與此同時，芯粒技術的發展和成熟更需要一個新生態的培育，用戶方、生產方、質量保證方共策合力，提早謀劃，盡早實現芯粒技術的宇航高可靠產品化。

AI微系統將逐步應用于航天器深空探測、智能遙感等領域。目前國內針對航天器用AI器件已處于研發階段，但國內針對其可靠性評價方法尚未開展研究，有必要結合航天器的實際應用特點，研究AI等新型算法在空間復雜環境、無人值守、系統高可靠等條件下的應用可靠性，促進AI技術的宇航應用。

先進封裝產品結構復雜，且宇航用軍用及航天用環境與普通的商用環境相比，條件更加嚴苛，尤其是對扇出型晶圓級封裝這種新型復雜結構帶來了更大的考驗，應盡快建立相應的可靠性評價手段及標準，以期更好、更可靠地應用先進封裝電子產品。

由于微系統器件組成復雜、技術先進，宇航應用數據積累較少，目前針對微系統器件尚未形成統一的保證要求，國內外相關機構均在積極探索針對性保證方法。在后續工作中，需針對新型互連封裝結構開展失效機理研究，明確失效模式和失效激發應力，形成相關試驗方法，尤其是針對宇航應用環境的真空、輻射、極端溫度等特殊環境應力，制定滿足宇航應用要求的質量保證試驗與評價方法。

5 結論

本文從分析宇航微系統發展現狀出發，分析了宇航領域對微系統的性能和功能、環境適應性等的要求，圍繞IP核、芯粒、設計方法、封裝技術、質量保證及標準等微系統關鍵技術最新研究進展及挑戰進行分析總結，結合宇航應用現狀給出了微系統應用可靠性后續發展建議。