基于TMS320DM8127的雙路視頻壓縮傳輸終端系統(tǒng)設計與實現(xiàn)

張力鋒，王濤

（1.陸裝駐西安地區(qū)第七軍代室，陜西西安710065；2.西安電子科技大學，陜西西安710071）

視頻信息具有的直觀、準確、高效等優(yōu)點人們有目共睹。但是視頻信息數(shù)據(jù)量過大，視頻圖像帶來的高數(shù)據(jù)量問題已然成為視頻實時播放和存儲的一個瓶頸。而隨著人們對高清視頻的需求日益增長，高清視頻帶來的數(shù)據(jù)量更為龐大，高清視頻的發(fā)展受限于信道帶寬和存儲器容量，僅僅依靠擴寬信道或增大存儲器容量來解決該問題并不現(xiàn)實。因此，要使視頻應用更加廣泛，無論是實時播放還是存儲都需要對采集到的原始視頻圖像進行壓縮[1-2]。

文獻[3]基于S3C2440/Windows CE5.0 平臺設計了一款具有網(wǎng)絡傳輸查看功能的嵌入式網(wǎng)絡視頻監(jiān)控系統(tǒng)。該系統(tǒng)通過OV9650 CMOS 攝像頭采集視頻，采用H.263 算法對采集到的視頻壓縮后通過TCP協(xié)議進行網(wǎng)絡傳輸。文獻[4-5]基于TMS320DM365設計了音視頻壓縮傳輸系統(tǒng)，以MPEG-4 格式對視頻壓縮后通過EMIF 接口將壓縮后的視頻數(shù)據(jù)發(fā)送至FPGA 進行傳輸。文獻[6-7]基于TMS320DM8168平臺設計了高清視頻采集系統(tǒng)，該系統(tǒng)支持雙路高清視頻的采集，實現(xiàn)了基于H.264 的視頻編解碼和基于RTSP 協(xié)議的視頻網(wǎng)絡傳輸[8-9]。

文中是基于某惡劣環(huán)境下多路視頻監(jiān)控項目開展的，以TI 公司的高性價比視頻處理器TMS320DM8127 為核心，設計并實現(xiàn)了兼容高清和標清視頻壓縮傳輸?shù)木W(wǎng)絡視頻服務終端系統(tǒng)。該系統(tǒng)可以滿足目前對不同分辨率需求下視頻傳輸、播放及存儲的需求。同時，為了克服復雜網(wǎng)絡環(huán)境對系統(tǒng)的影響，設計實現(xiàn)了雙網(wǎng)冗余架構，保證網(wǎng)絡傳輸?shù)目煽啃浴＝?jīng)實際測試驗證，該系統(tǒng)在壓縮碼率、傳輸時延等方面滿足項目要求，為相關場景的視頻傳輸提供了設計參考。

1 視頻壓縮傳輸終端系統(tǒng)總體設計

該文的目的是設計一個網(wǎng)絡視頻服務終端，對輸入的不同格式視頻進行數(shù)字壓縮編碼，并通過網(wǎng)絡傳輸視頻，支持實時播放，并配合后端存儲陣列完成壓縮后的視頻存儲[10-11]。網(wǎng)絡視頻壓縮傳輸終端系統(tǒng)采取模塊化設計，主要分為圖1所示的幾個模塊。

圖1 視頻壓縮傳輸終端系統(tǒng)框架圖

1）視頻采集模塊：該模塊包含高清1080P 視頻源和標清720P 視頻源、不同格式對應的解碼芯片、FPGA 以及DM8127 的HDVPSS 核[12]。攝像機采集原始視頻后通過解碼芯片將采集到的模擬視頻信號轉(zhuǎn)換為數(shù)字信號，兩路視頻信號輸入FPGA 完成信號切換和數(shù)據(jù)格式轉(zhuǎn)換后進入DM8127處理器的HDVPSS模塊。以上4個部分構成整個系統(tǒng)的采集模塊。

2）視頻編碼模塊：該模塊是整個系統(tǒng)的核心，由DM8127 的高清視頻圖像協(xié)處理器完成，采用H.264算法進行壓縮[13-14]。輸入視頻分辨率為1 920×1 080時，通過DM8127 的HDVPSS 模塊縮放出一路720P的視頻碼流，然后將1080P 和720P 的視頻進行雙路壓縮編碼。輸入視頻分辨率為720×576 時，只需要一路壓縮編碼。

3）網(wǎng)絡傳輸模塊：該模塊由DM8127 的Cortex-A8 核、CPLD 和兩個網(wǎng)卡芯片構成。將壓縮編碼后的數(shù)據(jù)經(jīng)過TCP 協(xié)議傳輸至電子存儲陣列，同時利用RTP 協(xié)議分發(fā)至網(wǎng)絡。考慮到實際應用場景網(wǎng)絡環(huán)境的惡劣，網(wǎng)絡模塊采用雙網(wǎng)冗余設計，CPLD 起到單刀雙擲開關的作用。

2 視頻壓縮傳輸終端硬件設計

視頻壓縮傳輸終端系統(tǒng)設計需要將視頻采集、視頻編碼、視頻傳輸?shù)裙δ芗癁橐惑w。硬件設計整體架構采用FPGA 加DM8127 處理器[15]。硬件平臺原理框圖如圖2所示。

圖2 硬件平臺原理框圖

2.1 視頻采集模塊設計

系統(tǒng)的視頻采集模塊可采集PAL 標清視頻和SDI 高清視頻。通過撥碼開關選擇其中一種作為視頻源。PAL 標清視頻譯碼芯片選用TI 公司的TVP5151 解碼器，SDI 高清視頻譯碼芯片選用GENNUM 公司的GS2970 解碼器。硬件連接框圖分別如圖3、圖4所示。

圖3 標清解碼芯片連接框圖

圖4 高清解碼芯片連接框圖

其中應該注意的是：

①TVP5151 視頻輸入的電壓范圍是0～0.75 V，所以在輸入前端需要設計一個衰減器來降低輸入振幅。

②時鐘設計方面，TVP5151 由內(nèi)部的鎖相環(huán)產(chǎn)生系統(tǒng)和像素時鐘，需要一個27 MHz 的時鐘來驅(qū)動鎖相環(huán)。 27 MHz 的晶振通過XTAL1 和XTAL2 引腳連接到解碼器。連接晶振的電容之間需滿足以下關系：CL1=CL2=2CL-Cstray，其中Cstray是相對于地面的終端電容，CL是27 MHz 指定的晶體負載電容。

③由于TVP5151 內(nèi)部有多種電壓，因此為了保障系統(tǒng)的正常工作，應先上1.8 V 電壓后上3.3 V 電壓，相隔100 ms 后給系統(tǒng)復位。

④GS2970 需要一個外部27 MHz 的參考時鐘才能正常工作。這個參考時鐘通過將27 MHz 的晶振連接到解碼器的XTAL1 和XTAL2 引腳來生成。

⑤由于GS2970 被設計成在多電壓環(huán)境下工作，所以允許任何加電順序。為了將所有內(nèi)部操作條件初始化為默認狀態(tài)，RESET TRST 信號需要保持在較低的值。所有電源穩(wěn)定后1 ms 復位。復位時，所有設備輸出都被驅(qū)動到高阻抗狀態(tài)[16]。

2.2 網(wǎng)絡傳輸模塊設計

考慮到該視頻壓縮陣列實際應用場景網(wǎng)絡環(huán)境的惡劣，網(wǎng)絡模塊需要采用雙網(wǎng)冗余設計。當系統(tǒng)啟動時會將兩個網(wǎng)卡芯片都進行初始化，初始化以后，一個網(wǎng)絡芯片處于工作狀態(tài)，另一個網(wǎng)絡芯片處于等待工作狀態(tài)即備用狀態(tài)。網(wǎng)絡冗余模塊的任務是監(jiān)測網(wǎng)絡芯片的工作狀態(tài)。若檢測到工作網(wǎng)絡芯片出現(xiàn)異常，則將當前網(wǎng)絡芯片切換到備用網(wǎng)絡芯片上。考慮到該項目的實際應用場景，選用了TI 公司的一款針對惡劣工業(yè)環(huán)境定制的千兆以太網(wǎng)物理層收發(fā)器DP83867IRPAPT，該收發(fā)器具有穩(wěn)健性和高抗干擾度。

該設計采用CPLD 實現(xiàn)雙網(wǎng)切換，CPLD 主要起到單刀雙擲開關的作用。DM8127 的MAC 和MDIO連到CPLD，兩片PHY 的MAC 和MDIO 連接CPLD。MIDO 的讀寫切換是判斷MIDO 協(xié)議的讀寫狀態(tài)bit，獲取讀寫模式做MIDO 的方向切換，CPU 寫模式同時寫入兩片PHY，讀模式根據(jù)連接狀態(tài)讀取其中一片PHY。雙網(wǎng)切換根據(jù)PHY 的Link 引腳高低電平來判斷當前連接狀態(tài)，Lan0 優(yōu)先級最高，若Lan0 連接，則不管Lan1 狀態(tài)是否正常都選擇Lan0；若Lan0 未連接，Lan1 連接，則選擇Lan1；若都未連接，則也選擇Lan0。設計原理圖如圖5所示。

圖5 雙網(wǎng)冗余模塊設計原理圖

2.3 電源模塊設計

電源設計是整個嵌入式系統(tǒng)設計的關鍵環(huán)節(jié)之一，良好有效的電源供應是系統(tǒng)正常運行的基礎。該系統(tǒng)中各模塊需要電壓供應的主要芯片有PAL 解碼芯片、SDI 解碼芯片、核心處理器DM8127、網(wǎng)卡芯片、DDR3 芯片、FLASH 芯片以及SD 卡。

DM8127 芯片需要多種電源且需嚴格遵守一定的上電時序，上電時序如圖6所示。上電時序必須是先上內(nèi)核電壓1.8 V，接著給DM8127 內(nèi)的DDR 模塊供電1.5 V，隨后供給內(nèi)核電壓3.3 V，最后依次再給CVDD、ARM 核、DSP 核、HDVICP 核供1.2 V 電壓。同理斷電時也要先保證1.2 V 電壓先斷掉，之后3.3 V、1.5 V、1.8 V 依次斷電。

圖6 上電時序如圖

2.4 存儲模塊設計

存儲模塊包括數(shù)據(jù)存儲模塊DDR 和引導程序存儲模塊FLASH。數(shù)據(jù)存儲模塊具有以下功能：①在視頻采集階段，緩存原始視頻進行后續(xù)的視頻處理。②在視頻編解碼階段，緩存編解碼視頻數(shù)據(jù)供HDVICP 模塊使用。③在視頻組播階段，緩存視頻供Cortex -A8 模塊使用。綜上所述，系統(tǒng)運行時需要一塊較大的存儲空間來緩存視頻，而處理器內(nèi)部存儲空間有限，不足以支持所需視頻數(shù)據(jù)的緩存，所以需要外擴存儲器DDR。引導程序存儲模塊負責存儲Linux 系統(tǒng)的U-Boot、內(nèi)核以及文件系統(tǒng)。由于DDR 掉電后不保存數(shù)據(jù)，所以還需要外部擴展FLASH 芯片。DDR 和Flash 模塊連接框圖如圖7所示。

圖7 存儲模塊設計圖

3 基于IPNC-RDK的軟件設計

TI 為開發(fā)者提供了MCFW 框架，所以文中只需要利用MCFW 框架下的LINK 設計合適的視頻數(shù)據(jù)鏈路，就可以控制視頻數(shù)據(jù)流向。

根據(jù)項目的實際需求，當輸入視頻為PAL 制式視頻時，數(shù)據(jù)鏈路設計如圖8所示，從CMOS SENSOR 采集到720P 的原始圖像數(shù)據(jù)在VPSS M3 建立Camera Link，處理圖像數(shù)據(jù)，首先ISS 調(diào)用Resizer對YUV 格式進行進一步處理，Resizer-A 把720P 的數(shù)據(jù)轉(zhuǎn)換成YUV420SP（Y 分量獨立保存，UV 交叉獨立保存），統(tǒng)一保存到Dup，Dup 為一塊獨立的內(nèi)存空間。Dup 數(shù)據(jù)通過Merge 對隊列內(nèi)的通道視頻進行重新定義，定義之后的數(shù)據(jù)通過Swosd 完成字符的疊加后，通過Link 機制由M3 VPSS 核輸出數(shù)據(jù)給VIDEO M3 核，VIDEO M3 核通過共享內(nèi)存的方式得到Dup 的數(shù)據(jù)，再進行H.264 編碼。Dup 的數(shù)據(jù)經(jīng)過H.264 編碼后，以bit 流的方式通過Link 機制，傳給Cortex-A8，此時A8 運行的應用程序就可以得到bit流進行傳輸。

圖8 標清輸入數(shù)據(jù)鏈路流程圖

當輸入視頻為SDI 制式視頻時，數(shù)據(jù)鏈路如圖9所示。從CMOS SENSOR 采集到1080P 的原始圖像數(shù)據(jù)，在VPSS M3 建立Camera Link，處理圖像數(shù)據(jù)，首先ISS 調(diào)用兩個Resizer，即Resizer A 和Resizer B。對YUV 格式進行進一步處理，Resizer A 把1080P的數(shù)據(jù)轉(zhuǎn)換成YUV420SP（Y 分量獨立保存，UV 交叉獨立保存），統(tǒng)一保存到Dup[0]；Resizer B 也對初始的YUV 格式進行Resizer 縮小為720×576 標清圖像，對于YUV420SP 格式（同上），統(tǒng)一保存到另外一個獨立的緩存隊列Dup[1]，Dup[1]和Dup[0]是分開的。簡而言之，Dup[0]的1080P 數(shù)據(jù)和Dup[1]的720P 數(shù)據(jù)分別傳輸至M3 VIDEO 核進行H.264 編碼，經(jīng)過H.264 編碼后，以bit 流的方式通過Link 機制，傳給Cortex-A8，此時A8 運行的應用程序就可以得到這兩個不同分辨率的bit流進行傳輸。

圖9 高清視頻輸入數(shù)據(jù)鏈路流程圖

4 系統(tǒng)測試

4.1 測試環(huán)境

系統(tǒng)硬件平臺搭建如圖10 所示。標記1 為電子存儲陣列，主要負責接收網(wǎng)絡視頻服務終端（標記2）傳輸?shù)囊曨l流并存儲，通過以太網(wǎng)口連接至交換機。標記2 為網(wǎng)絡視頻服務終端，即所設計的基于DM8127 的雙路視頻壓縮傳輸系統(tǒng)，通過以太網(wǎng)口連接至交換機。標記3 為SDI 高清攝像機，直接與網(wǎng)絡視頻服務終端連接。標記4 為PAL 標清攝像機，直接與網(wǎng)絡視頻服務終端連接。標記5 為PC 機，這里PC 機既當作客戶端播放RTP 實時視頻，也作為上位機發(fā)送指令。標記6 為交換機，負責將網(wǎng)絡視頻服務終端、電子存儲陣列以及PC 機連入同一網(wǎng)段。

圖10 測試環(huán)境搭建

4.2 延時測試

文中借助手機秒表測試系統(tǒng)的延時，以高清SDI延時測試為例，如圖11 所示，將手機置于電腦左側，攝像頭同時對準手機屏幕和電腦屏幕，開啟秒表計時，VLC 播放器可以清晰地觀察到手機的秒表計時。通過計算圖中手機秒表實際計時和VLC 播放器中手機秒表計時即可得到系統(tǒng)的延時。

圖11 實測延時圖

圖11 中畫面為隨機選取，圖中左側為攝像頭采集到的實際秒表時間，右側為視頻解碼后的秒表時間。由ΔT=T-T′可得，圖中延時為280 ms。為避免延時測試過程中的偶然性，文中采用大約每隔5 min記錄一次，記錄一小時，總計十二組數(shù)據(jù)的方法增加實驗結果的可靠性。在隨機測試的一小時內(nèi)，延時最高為257 ms，最低為195 ms，經(jīng)計算平均延時為231 ms。系統(tǒng)設計需求的延時最高不超過300 ms，經(jīng)過大量測試，文中設計的系統(tǒng)完全滿足延時要求。

4.3 穩(wěn)定性測試

穩(wěn)定性主要通過數(shù)據(jù)傳輸過程中的丟幀率來體現(xiàn)。文中大約每隔十分鐘統(tǒng)計一次實際幀數(shù)和丟失幀數(shù)，連續(xù)測試一小時為一組，共測試十組。表1為3 次統(tǒng)計數(shù)據(jù)的丟幀率統(tǒng)計表。

表1 丟幀率統(tǒng)計表

經(jīng)長時間測試，系統(tǒng)平均丟幀率最高為0.062%，表明系統(tǒng)穩(wěn)定性良好。

5 結束語

文中設計并實現(xiàn)了基于DaVinci?系列TMS320 DM 8127 核心處理器的雙路視頻壓縮傳輸終端系統(tǒng)。該系統(tǒng)可同時滿足PAL 標清視頻和SDI 高清視頻輸入，當輸入SDI 高清視頻時，為滿足存儲需求，將1080P 視頻流縮放出一路720P 進行雙路同時壓縮，1080P 壓縮后的數(shù)據(jù)經(jīng)由RTP 協(xié)議發(fā)送至網(wǎng)絡供組播播放，而720P 壓縮后的數(shù)據(jù)經(jīng)由TCP 協(xié)議發(fā)送至電子存儲陣列。當輸入視頻為PAL 標清視頻時，不需要做縮放處理，直接壓縮再分別通過RTP 或TCP 發(fā)送。經(jīng)過大量測試表明，系統(tǒng)的功能性、延時以及穩(wěn)定性均滿足項目需求。