一種帶脈寬保護的場效應管驅動器

雷旭，羅焰嬌，唐旭，曾欣

（中國電子科技集團公司第二十四研究所，重慶 400060）

引言

場效應管是開關電源、電機控制、脈沖發生器等系統中最常用的功率開關器件之一[1]。場效應管驅動器可以將低壓、低電流的控制輸入信號轉換為高壓、大電流的驅動信號來作為場效應管的輸入，使場效應管的柵極電壓迅速升高或降低，以保證其穩定導通或截止[2,3]。

場效應管驅動器產品按制造工藝劃分，主要有CMOS、雙極和BCD三種不同的類型，各自特點如下：CMOS場效應管驅動器的工藝結構相對簡單，在成本控制方面有很大優勢，但是受限于功率管驅動能力，常用于20 V以下且對驅動電流要求不高的驅動系統，如MAXIM、INTERSIL公司的442X系列產品等；雙極工藝制造的場效應管驅動器主要用三極管進行功率驅動，三極管靜態電流大，但同時具有高跨導、驅動能力相對較強的特點，常用于40 V以下且對驅動電流要求不高的驅動系統，如TI的UC1705～1710系列等； BCD工藝集成了雙極器件、CMOS和LDMOS，綜合了雙極器件高跨導/強負載驅動能力、CMOS集成度高/低功耗、LDMOS高耐壓/低功耗/強驅動能力的優點，因此，BCD工藝制造的場效應管驅動器可應用于2 A甚至更高的大電流驅動系統[4,5]。目前，國內BCD工藝迅速發展，雖然與國外工藝存在一定差距，但采用BCD工藝研制場效應管驅動器對提升軍民融合電子元器件性能具有重要意義。

文章引言主要介紹場效應管驅動器的架構設計和基本原理，第1節給出了TTL/CMOS輸入級、脈寬保護單元、緩沖單元和死區單元的設計，第2節給出驅動器的仿真結果和版圖設計，第3節得出結論。

1 電路設計與實現

本文設計的場效應管驅動器如圖1所示，包含TTL/CMOS輸入級、緩沖單元、死區單元、脈寬保護單元和功率驅動輸出組成。場效應管驅動器通過輸入級將TTL/CMOS信號轉換為0V～VDDV信號，再經過正反饋整形單元提高信號上升沿速度、控制信號占空比，然后通過脈寬保護單元控制信號的最大導通時間，再后通過緩沖單元增強信號驅動能力，通過死區單元設置死區窗口，降低輸出共態導通電流，最后采用推挽式輸出級進行功率輸出[6,7]。

圖1 場效應管驅動器的結構框圖

1.1 TTL/CMOS輸入級電路

場效應管驅動器的輸入級的主要功能是將TTL/CMOS輸入信號轉換為0～VDD（電源電壓）的內部信號，對輸入級的主要要求是高速轉換和低功耗。常規的驅動器采用互補型反相器作為輸入級，如圖2所示，當輸入為高電平（假設VINA=5 V）時，由于PMOS源級電壓高達40 V，會引起NMOS導通（VGSN＞VTHN）的同時，PMOS也導通（VGSP＜VTHP），通過輸入級產生從電源到地的導通電流I，導致功耗過大。

圖2 常用的互補型輸入級

本文設計的輸入級電路如圖3所示。本文中輸入級電路主要功能為將外部0～40 V的控制信號轉換為0～5 V的內部控制信號，并實現對外部信號整形，抑制噪聲等功能。其中MN6漏端接TTL/CMOS輸入信號，用以承受外部高壓控制信號；MP1、MP2、MN1、MN2組成遲滯模塊，用以實現輸入信號的翻轉控制，通過合理設計翻轉閾值，可以起到抑制噪聲和防止誤翻轉的作用；MP3、R1、MN3構成穩壓模塊，MN6源端電位通過有源大電阻R1連接到電源或地，為MN6源端提供穩定的電壓，同時其在電路工作時形成正反饋，加速電路的轉換速率。MP4、MN4、NAND1、NOR1、MP5、MN5組成脈沖增強模塊，用于產生信號翻轉過程中的加速脈沖信號，輔助MN6源端電位的快速、穩定建立。

圖3 本文設計的新型輸入級電路

1.2 脈寬保護電路

目前開關電路里的開關元件常采用光耦器件，在高壓大電流應用中，往往存在很多干擾，有時會由于控制電路信號輸出故障導致輸出持續為高電平，會導致開關元器件長時間導通，導致電路燒毀，因此需要加入脈寬保護電路，限制脈寬信號的最大開啟時間。

本文設計的脈寬保護電路如圖4所示，其中MP1、MP2、MN1～MN4、R1組成偏置電路，提供偏置電流為電容C1充電，MP3～MP5和MN5～MN7組成整形電路，最后經二輸入與門電路輸出脈寬保護信號。脈寬保護時間由電容C1充電時間決定。當INPUT信號為低電平時，C1正端電壓鉗位到VCC，當INPUT信號為高電平時，MP2關斷，C1開始充電，C1正端電壓逐漸降低，當C1正端降為0時，OUT輸出恒為低，直到INPUT變為低電平為止，可以通過調節外接電容C1的值來設定脈寬保護值。當不需要使用脈寬保護功能時，只需將C1正端與電源短接即可。本文所設計的脈寬保護電路結構簡單，脈寬可調，功耗低，可以很好地實現脈寬保護功能。

圖4 本文設計的脈寬保護電路線路圖

1.3 輸出緩沖電路

在驅動片外負載時，驅動電路既要具備驅動大電容負載的能力，又要使延遲最小。大的負載電容能顯著的影響到反相器的延時，所以在片內邏輯電路和驅動管之間我們就需要設計一個緩沖器電路。我們要通過設計MOS管的寬長比，來使得緩沖單元在最后級驅動能力、延遲時間、芯片面積等方面得到一個最優的折中組合。

本文設計的緩沖單元框圖如圖5所示，我們假設緩沖級的級聯數為N，每一級之間的晶體管尺寸面積因子為A，對于第一級反相器尺寸為WP/WN負載電容為CL的驅動器設計來說：

第一級輸入電容為：

第一級輸出電容為：

可得延遲時間為：

通過產品規定的時間參數典型值，可以根據式（3）計算出最優的面積因子A及級聯數N。通過對最優延遲時間的計算，可以合理的設計緩沖單元尺寸，在滿足產品的延遲時間、驅動能力等相關指標的前提下，在芯片面積、時間參數、驅動能力等方面達到最優設計。本文設計的輸出緩沖單元框圖如圖5所示。

圖5 本文設計的輸出緩沖單元框圖

1.4 死區電路

通常情況下，驅動器為了保證滿擺幅和高速輸出，輸出管采用推挽式結構。當輸入信號切換，輸出管前級驅動信號變化至中間態時，會引起輸出NMOS和PMOS存在短暫的同時導通，形成電源→PMOS→NMOS→地的通路，產生從電源到地的共態導通電流,并在前級驅動電壓達到輸出管閾值時，共態導通電流最大。如圖6所示。

圖6 共態導通電流示意圖

本電路輸出峰值電流為6 A，為了保障足夠的瞬時輸出電流，其輸出管有很大的尺寸，其輸出阻抗約為3 Ω，以電源電壓18 V計算，可能會產生數A級的共態導通電流，該電流和輸出電流產生疊加效應，會加大輸出管的負擔，嚴重時可能損壞輸出管。因此需要增加死區時間控制電路。本文設計的死區電路如圖7所示，當 IN為低電平，與非門首先導通，DN 為低電平，首先關斷 NMOS 功率開關管；然后 DN 與 IN 導通或非門，經或非門與反相器的延遲，DP 變為低電平導通 PMOS 功率開關管；同理，當 IN 為高電平，或非門首先導通，DP 變為高電平關斷 PMOS 功率開關，DP 與 IN導通與非門，經與非門與反相器的延遲，DN變為高電平導通 NMOS 功率開關管。

圖7 本文采用的死區單元結構圖

2 仿真結果與版圖設計

采用華虹宏力0.35 μm BCD工藝，設計并實現了一種場效應管驅動器，電源電壓為40 V。驅動器的峰值電流如圖8所示，從圖中可以看出，本驅動器的輸出峰值電流為7 A，本驅動器的共態導通電流如圖9所示，可以看到在加入死區單元后，共態導通電流從580 mA降低到35 mA，效果顯著。

圖8 驅動器的輸出峰值電流

圖9 共態導通電流

本文的設計方式為TOP-DOWN模式，首先基于Matlab Simulink對驅動器進行系統級建模以及模塊參數的分解，隨后基于Cadence Spectre進行原理圖設計，電路采用Cadence Virtuoso進行設計。本文設計的場效應管驅動器的版圖如圖10所示。在驅動器的版圖設計中，關鍵是注意大電流對版圖的影響，由于驅動管流過很大的電流，驅動管容易出現閂鎖現象。為防止閂鎖的出現，需要在功率管的版圖中作好隔離環的保護，每個功率管的元胞，即每個單元需要用隔離環隔開以外，整體的 PMOS 管和整體的NMOS管還要用數層以上的隔離環隔開，并且加大 MOS 管和外圍的緩沖電流，外圍的邏輯電路和整體芯片的距離。由于普通的矩形的插指結構，其金屬層在左右的寬度一樣，而在大電流驅動管中，不同位置的金屬層其電流的承載能力需求是不一樣的。以右邊的源極為例，其最左邊的金屬只需要承受1個單元流過的電流，而最右邊的引出連接鍵合點處需要承受全部共多個單元流過的電流，所以電流瓶頸會產生在最右邊的引出處。因此，需要采用梯形金屬走線形狀，當把插指的形狀由矩形改為目前這種漸變的梯形后其右邊的金屬引出處的金屬寬度提高了50 %左右，大大提高了電流的瓶頸處的電流承載能力。

圖10 場效應管驅動器版圖

本文所設計的驅動器經過流片測試，所得到的參數如表1所示（負載電容1800 pF），從測試結果可得，本電路可以很好地滿足中壓大電流驅動應用。

表1 本文所設計的驅動器實測參數

3 結論

本文設計了一種帶脈寬保護的場效應管驅動器電路，介紹了驅動器的結構設計，隨后詳細給出了輸入級、脈寬保護電路、死區單元和輸出緩沖單元的原理以及電路圖，最后給出仿真和測試結果。本電路采用華虹宏力0.35 μm BCD工藝制作。測試結果表明，驅動器的上升下降時間分別為23 ns和25 ns，共態導通電流為200 mA，輸出峰值電流為6.2 A，延遲時間為33 ns，可以很好的滿足中高壓大功率場景應用。