一種基于JESD204B協(xié)議的板內(nèi)、板間數(shù)據(jù)采集同步技術(shù)的實(shí)現(xiàn)

陸裝駐成都地區(qū)航空軍代室 陳東

隨著數(shù)字采集技術(shù)的飛速發(fā)展，在科研及工程中，采用單路A/D數(shù)據(jù)采集電路對(duì)多路信號(hào)數(shù)據(jù)進(jìn)行分時(shí)采集。目前在雷達(dá)通信、實(shí)時(shí)監(jiān)控、相關(guān)儀器儀表數(shù)字化顯示等場(chǎng)景的應(yīng)用，越發(fā)凸顯出多通道數(shù)據(jù)采集同步技術(shù)的重要性。在設(shè)計(jì)多通道數(shù)據(jù)同步采集卡時(shí)，因其內(nèi)部是多路ADC同時(shí)采樣，不進(jìn)行細(xì)致規(guī)劃，不能得到同步的多路采樣數(shù)據(jù)流。本文介紹了一種基于JESD204B協(xié)議的板內(nèi)、板間數(shù)據(jù)同步技術(shù)，通過(guò)高精度時(shí)鐘分配芯片、優(yōu)化信號(hào)走線實(shí)現(xiàn)了板內(nèi)各通道的真正實(shí)時(shí)的同步采集，并且可以方便靈活地實(shí)現(xiàn)多塊板卡的板間同步，具有高速、高精度、多路同步采集的特點(diǎn)。

國(guó)內(nèi)外對(duì)多通道同步數(shù)據(jù)采集技術(shù)的研究大致相同，基本采用選用多個(gè)A/D，通過(guò)選取不同時(shí)間段來(lái)對(duì)多個(gè)通道進(jìn)行測(cè)量的方式。國(guó)外一些IC公司宣稱(chēng)創(chuàng)新的多路同步采集A/D芯片也往往是利用時(shí)間片轉(zhuǎn)換對(duì)多通道進(jìn)行采集，并非真正的同步采集芯片；分時(shí)轉(zhuǎn)換采集，所帶給電路的時(shí)間延時(shí)使其難以適應(yīng)高速電路中采集的需求。對(duì)多采集板卡應(yīng)用實(shí)際有效的同步技術(shù)，行業(yè)內(nèi)未曾發(fā)現(xiàn)比較突出的研究[1]。

1 采集板卡的功能及組成

文章研究的16通道采集板卡（以下簡(jiǎn)稱(chēng)采集板卡）主要功能是實(shí)現(xiàn)16通道數(shù)據(jù)同步采集及數(shù)據(jù)的同步傳輸，組成框圖如圖1所示：

圖1 采集板卡組成框圖Fig.1 Block diagram of the acquisition board

由圖1可知，采集卡同步采集選用AD9656，其配置JESD204B數(shù)據(jù)接口，單芯片集成4通道，最高采樣率125MSPS，支持多芯片同步采集。

同源時(shí)鐘采用HMC7043構(gòu)成一級(jí)時(shí)鐘實(shí)現(xiàn)，主要為AD9656提供采樣時(shí)鐘和SYSREF信號(hào)，實(shí)現(xiàn)了內(nèi)部A/D通道的同步采集，也可接入外部時(shí)鐘的統(tǒng)一激勵(lì)，實(shí)現(xiàn)多個(gè)采集卡的同步采集。數(shù)據(jù)傳輸采用12路收發(fā)一體光模塊進(jìn)行光傳輸，單通道速率10.3125Gbps，多模850nm，傳輸距離達(dá)150m。采集卡集成一路千兆以太網(wǎng)，可用于與上位機(jī)的通信時(shí)。時(shí)鐘方面，四個(gè)獨(dú)立晶振，分別為FPGA、SGMII高速接口、GTH高速接口和DDR內(nèi)存提供時(shí)鐘信號(hào)。

2 工作流程

上電之后ADC和JESD204B兩路處于復(fù)位狀態(tài)；FPGA輸出SYNC信號(hào)傳遞給AD9656并且通過(guò)SPI配置時(shí)鐘芯片，時(shí)鐘芯片輸出采樣時(shí)鐘信號(hào)和參考時(shí)鐘信號(hào)；FPGA通過(guò)SPI總線對(duì)AD9656進(jìn)行配置，主要配置的寄存器包括芯片工作狀態(tài)和芯片輸出接口，設(shè)置SysRef為連續(xù)模式；調(diào)整Clock和SysRef間的相位關(guān)系，讓建立時(shí)間和保持時(shí)間兩項(xiàng)參數(shù)能夠滿足要求；SYNC信號(hào)通過(guò)FPGA得以輸出，那么AD9656就能與JESD204B建立良好的數(shù)據(jù)通訊鏈路；最后還應(yīng)對(duì)數(shù)據(jù)通訊鏈路進(jìn)行同步校驗(yàn)；此時(shí)才能算是完成了同步采集，如圖2所示。

圖2 工作流程圖Fig.2 Work flow chart

3 板內(nèi)同步功能的原理

在高速數(shù)據(jù)采集中，人們往往沒(méi)有抓住采集信號(hào)的關(guān)鍵所在，對(duì)起始時(shí)間節(jié)點(diǎn)的關(guān)注。如若能夠保證數(shù)據(jù)采集起始觸發(fā)信號(hào)的一致性，那么同步性就有進(jìn)一步解決的可能了。我們對(duì)大量的A/D芯片轉(zhuǎn)換機(jī)制進(jìn)行深入的研究，外部采樣時(shí)鐘往往決定了A/D芯片的轉(zhuǎn)換時(shí)間和采樣時(shí)刻兩項(xiàng)參數(shù)。那么要實(shí)現(xiàn)同步數(shù)據(jù)采集技術(shù)，則保證采樣時(shí)鐘的一致，則能使A/D同步進(jìn)行采集，且同步進(jìn)行模數(shù)轉(zhuǎn)換[2]。

為了實(shí)現(xiàn)各通道真正的實(shí)時(shí)同步采集，本研究采用AD9656芯片作為同步采集技術(shù)的基礎(chǔ)保障，用于提供外部基準(zhǔn)時(shí)鐘和采樣外觸發(fā)信號(hào)。在整個(gè)系統(tǒng)中，基礎(chǔ)保障是提供穩(wěn)定且精準(zhǔn)的基礎(chǔ)時(shí)鐘信號(hào)和采樣觸發(fā)信號(hào)，確保各個(gè)采集板卡，各個(gè)采集通道基礎(chǔ)時(shí)鐘信號(hào)和采樣觸發(fā)信號(hào)能夠滿足同步性的要求，如圖3所示。

圖 3 JESD204B 子類(lèi)1信號(hào)框圖Fig.3 JESD204B subclass 1 signal block diagram

圖 4 同步波形Fig.4 Synchronous waveform

圖 5 通道間幅度、相位一致性結(jié)果Fig.5 Amplitude and phase consistency results between channels

系統(tǒng)設(shè)計(jì)中，軟件方面的設(shè)計(jì)也是重要的組成。設(shè)計(jì)方案選用的JESD204B子類(lèi)1，其可利用Sysref來(lái)實(shí)現(xiàn)確定性延遲功能，下面對(duì)同步過(guò)程進(jìn)行闡述，各個(gè)通道同步過(guò)程大體一致，首先要使得每個(gè)模數(shù)轉(zhuǎn)換器（ADC）的各個(gè)通道采集數(shù)據(jù)一致，這就需要多幀周期（LMFC）進(jìn)行作用，Sysref信號(hào)的作用能夠使得各個(gè)模數(shù)轉(zhuǎn)換器（ADC）采集起始保持一致，JESD204B在信道之間自身有延遲差異，因此多幀周期（LMFC）必須大于其自身的延遲差異。FPGA作為發(fā)射設(shè)備，能夠輸出SYNC信號(hào)（有一定寬度的負(fù)脈沖信號(hào)），AD9656作為接收設(shè)備，當(dāng)接收到SYNC信號(hào)之后，在下一個(gè)多幀周期（LMFC）進(jìn)入代碼組同步CGS階段并發(fā)送K 碼，設(shè)置判斷條件當(dāng)FPGA 接收到不少于4個(gè)K碼，那么能夠判斷鏈路無(wú)異常。發(fā)射設(shè)備（FPGA）和接收設(shè)備（ADC）等待Sysref信號(hào)進(jìn)行重新初始化多幀周期（LMFC）的操作，模數(shù)轉(zhuǎn)換器（ADC）接收到SYNC信號(hào)后，在下一個(gè)多幀周期（LMFC）發(fā)送初始信道對(duì)齊（ILAS）數(shù)據(jù)，F(xiàn)PGA收到各個(gè)通道的數(shù)據(jù)后進(jìn)行緩存，等待一個(gè)多幀周期（LMFC）后，對(duì)各個(gè)通道的數(shù)據(jù)進(jìn)行統(tǒng)一的讀取操作，最終完成數(shù)據(jù)對(duì)齊。

HMC7043內(nèi)部帶有整數(shù)分頻器，輸出時(shí)鐘電平可設(shè)置CMOS、LVDS、LVPECL、CML電平，主要給AD9656提供采樣時(shí)鐘、DSYSREF信號(hào)，以為FPGA提供高速串行總線時(shí)鐘。其中ADC的DSYSREF采用直流耦合方式，其余時(shí)鐘采用交流耦合方式。

那么理想的同步數(shù)據(jù)采集系統(tǒng)中，時(shí)鐘信號(hào)應(yīng)同時(shí)傳導(dǎo)時(shí)間信號(hào)在每一個(gè)時(shí)間引腳之上而沒(méi)有時(shí)間差[3]。但是實(shí)際工程中必定會(huì)有部分的延遲。因此文章選用具備時(shí)鐘分配能力的HMC7043芯片，并且對(duì)信號(hào)的走線進(jìn)行優(yōu)化，以最大程度上保證延遲時(shí)間的最小化。

本方案選用HMC7043芯片其時(shí)鐘分配性能較為優(yōu)異，采樣時(shí)鐘信號(hào)經(jīng)過(guò)HMC7043后分成4路高精度的采集時(shí)鐘信號(hào)，此外，本方案對(duì)采集板卡的信號(hào)走線進(jìn)行了一定的處理，優(yōu)化了信號(hào)走線的長(zhǎng)度，盡量使各采集時(shí)鐘信號(hào)線的走線能夠滿足到各通道距離一致性，使得采集誤差時(shí)間不超過(guò)100ps，那么采集時(shí)鐘的一致性則保證了模數(shù)轉(zhuǎn)換的一致性；外部基準(zhǔn)時(shí)鐘以同樣的方式進(jìn)行分配，則使得外部時(shí)鐘信號(hào)和采樣時(shí)鐘信號(hào)一致性得到了保障，實(shí)現(xiàn)了各個(gè)通道的同步采集與同步轉(zhuǎn)換。

4 板間同步功能的原理

多采集板卡同步采集技術(shù)是目前行業(yè)的研究重點(diǎn)。對(duì)于采集板卡間的同步采集技術(shù)，主要是難以保證時(shí)鐘信號(hào)的同步，那么研究應(yīng)該圍繞如何保證采集板卡間的時(shí)鐘信號(hào)同步進(jìn)行探索。文章在設(shè)計(jì)之初即對(duì)此有所考慮，預(yù)留了接口用于實(shí)現(xiàn)采集板卡之間的同步。文章創(chuàng)新性的采用主從模式的鐘分配的方式，主控板的時(shí)鐘分配作為從控板的時(shí)鐘分配的時(shí)鐘源[4]。

在需要板間同步工作時(shí)，主控板產(chǎn)生時(shí)鐘信號(hào)提供給從控板，從控板不產(chǎn)生時(shí)鐘信號(hào)，時(shí)鐘信號(hào)全部來(lái)自于主控板。軟件上，某個(gè)采集卡被設(shè)定為從控板時(shí)，F(xiàn)PGA會(huì)傳輸信號(hào)給從控板時(shí)鐘，關(guān)閉了從控板時(shí)鐘源的使能開(kāi)關(guān)，那么從控板自身不再有時(shí)鐘信號(hào)輸出，其所用的時(shí)鐘信號(hào)皆由主控板供給。那么這樣的軟件邏輯設(shè)置則可以避免主、從控板的時(shí)鐘信號(hào)沖突的為。

那么多個(gè)采集板卡進(jìn)行同步采集時(shí)，主控板產(chǎn)生時(shí)鐘并通過(guò)HMC7043分配給從控板，時(shí)延誤差不超過(guò)200ps。如此一來(lái)，則實(shí)現(xiàn)了各個(gè)采集板卡的外部基準(zhǔn)時(shí)鐘和采用觸發(fā)時(shí)鐘的一致性，即實(shí)現(xiàn)了主、從控板上的模數(shù)轉(zhuǎn)化器的同步采集與同步轉(zhuǎn)換。

5 測(cè)試情況

選取板內(nèi)、板間多次測(cè)試數(shù)據(jù)展示，如圖4和圖5所示：

可以看出多次測(cè)試中板內(nèi)、板間幅度和相位測(cè)量數(shù)據(jù)具有較高的一致性，波動(dòng)范圍較小，可以看出無(wú)論是板內(nèi)、還是板間的同步性能較好，因此文章提出的同步技術(shù)是科學(xué)的且可實(shí)現(xiàn)的

6 結(jié)語(yǔ)

本方案探究實(shí)踐出一種主、從控板多通道同步采集的方法。本方案在通過(guò)選用高精度時(shí)鐘分配芯片、優(yōu)化信號(hào)走線的方式，實(shí)現(xiàn)多塊板卡的同步采集；并且各通道完全獨(dú)立采集和轉(zhuǎn)換；經(jīng)過(guò)長(zhǎng)時(shí)間、多次數(shù)的數(shù)據(jù)采集測(cè)試，得到大量的測(cè)試數(shù)據(jù)可以驗(yàn)證相對(duì)以往的ADC分時(shí)采集方式，采集效率得到了較大提升，經(jīng)實(shí)際測(cè)試可用于多通道高速數(shù)據(jù)同步采集。