一種寬范圍、高精度的帶寬自適應式四相DLL

楊 雪，劉 飛，霍宗亮

(1.中國科學院 微電子研究所，北京 100029；2.中國科學院大學 北京 100864)

鎖相技術在時鐘系統、通信系統、存儲器中有著重要的應用[1-2]。延遲鎖相環(Delay Locked Loop，DLL)因其能實現鎖相且穩定輸出多相時鐘的特性[3-4]，廣泛應用于存儲器DDR接口電路，以調整數據選通(Data Quantity Strobe，DQS)與數據(Data Quantity，DQ)的相位關系[5]。開放NAND閃存接口標準(Open NAND Flash Interface specification，ONFI)是連接NAND Flash存儲器和控制芯片的國際接口標準[6]，其對雙倍速率非易失性存儲器(NonVolatile-Double Data Rate，NV-DDR、NV-DDR2/3)為代表的高速數據傳輸做出嚴格的時序規定。延遲鎖相環具有低噪聲特性，很適合用于NAND Flash接口的高速時鐘產生電路。目前最新的ONFI 4.2國際標準下NV-DDR2/3接口的數據傳輸速率為66 MT/s～ 1600 MT/s，由于DQS的雙邊沿均觸發數據傳輸，所以要求延遲鎖相環的工作范圍需至少覆蓋[33 MHz，800 MHz]。而且高數據傳輸速率時，對延遲鎖相環的鎖定精度也有較高要求，因此延遲鎖相環設計必須兼顧寬頻率范圍和高精度。

ONFI標準規定NAND Flash寫操作下，DQS邊沿對齊DQ的中間區域以保證數據采樣的準確性；讀操作時DQS與DQ沿同步。因此延遲鎖相環需要為讀寫通道提供不同相位延遲，這可通過四相輸出延遲鏈實現[4]。四相輸出延遲鏈的結構如圖1所示，由4個相同的延遲塊組成。當輸出時鐘CLK360恰好為輸入時鐘CLKin延遲一個TCLKin得到的時鐘時，延遲鏈產生均勻的四相時鐘CLK90、CLK180、CLK270、CLK360。

圖1 四相輸出延遲鏈

延遲鎖相環的工作頻率范圍和鎖定精度受延遲鏈的總長度和最小單位延遲限制，通常采用粗延遲鏈與精延遲鏈相結合的延遲鏈結構來實現寬鎖頻和精鎖相[7-10]。但是受延遲鏈長度有限和功耗約束的影響，延遲鎖相環的設計必須在寬范圍和高精度之間折中。比如文獻[7-8]為實現寬鎖頻范圍(能在低頻下鎖定)，延遲鏈的單位延遲設計得較大，從而降低了鎖定精度；文獻[9-10]采用單位延遲小的延遲鏈以實現高精度，但是鎖定范圍有限，無法在100 MHz以下的頻段內實現鎖定。傳統的四相位延遲鎖相環電路無法兼顧寬頻鎖定和高精度的要求，這是目前亟需解決的設計挑戰。

筆者提出了一種能自適應調整帶寬的可配置延遲鏈結構延遲鎖相環，通過可配置延遲鏈和自適應輸入時鐘頻率的控制方法，具有高精度和寬鎖頻范圍的優點，可滿足ONFI 4.2對NV-DDR接口的時鐘產生要求。

1 延遲鎖相環整體結構

筆者設計的延遲鎖相環的整體結構如圖2所示，由鑒相器、粗/精碼發生器、可配置數控延遲鏈和自適應模塊組成。圖中可配置延遲鏈由4個相同的可配置粗鏈(Coarse Delay Line，CDL)和精鏈(Fine Delay Line，FDL)組成，鎖定時產生均勻的四相輸出時鐘。

延遲鎖相環的典型工作過程為先粗鎖后精鎖的兩步鎖定[7]：首先，基于時數轉換器(Time-to-Digital Converter，TDC)結構的粗碼發生器調整粗延遲鏈，快速完成鎖頻；然后鑒相器比較經過粗鎖得到的輸出時鐘與參考時鐘的相位關系，精碼發生器根據鑒相器產生的控制信息進一步調整精延遲鏈，完成鎖相。

增加自適應控制和可配置延遲鏈后，延遲鎖相環先配置延遲鏈的工作范圍，再執行兩步鎖定：自適應模塊首先測量CLKin的頻率，并輸出控制碼S，由控制碼決定延遲鏈的配置范圍；接著粗碼發生器產生粗碼C以控制CDL的延遲，完成粗鎖；鑒相器產生UP/DN信號來控制精碼發生器產生F，決定FDL的延遲，完成精鎖；最終，當CLK360與CLKin的相位誤差小于鑒相器的鑒相精度時，判定延遲鎖相環鎖定。

圖2 延遲鎖相環整體電路結構

2 關鍵電路設計

2.1 可配置數控延遲鏈

數控延遲鏈(Digital Control Delay Line，DCDL)的延遲范圍決定延遲鎖相環能鎖定的頻率范圍，其由4組粗鏈(CDL)和精鏈(FDL)串聯構成。其中CDL由M個粗延遲單元(Coarse Delay Unit，CDU)級聯得到，FDL由N個精延遲單元(Fine Delay Unit，FDU)級聯組成，如圖3所示。因此DCDL總共包含4M級CDU和4N級FDU。

圖3 CDL和FDL的結構原理圖

TCDL，min和TFDL，min分別定義CDL和FDL的最短延遲，tCDU和tFDU分別表示CDL和FDL的單位延遲。所以DCDL的最短延遲TDCDL，min應滿足

TDCDL，min=4TFDL，min+TFDL，min。

(1)

DCDL的最長延遲TDCDL，max應滿足

TDCDL，min=TDCDL，min+(4MtCDU+4NtFDU。

(2)

因此，延遲鎖相環能工作的最高頻率為

1.3.2 葡萄糖標準曲線的繪制。精密稱取干燥恒重的標準葡萄糖10 mg，定容于100 mL容量瓶中，配制成濃度為0.1 mg/mL的葡萄糖標準溶液。精密移取0.2、0.4、0.6、0.8、1.0、1.2 mL的葡萄糖標準品溶液，分別置于具塞試管中，依次加水定容至2 mL，另取2.0 mL蒸餾水作空白對照。然后加入1.0 mL濃度5%的苯酚溶液，搖勻，迅速加入5 mL濃硫酸，搖勻后待試管冷卻至室溫即可。在波長490 nm處測定吸光值，以所測吸光值為縱坐標，標準葡萄糖濃度為橫坐標，繪制標準曲線，并求出線性回歸方程及相關系數。

(3)

最低頻率為

(4)

其中，Tint為延遲鏈中其他控制電路固有延遲的總和。

延遲鎖相環為了能在更低頻率下鎖定，應減小fmin，依據式(4)，需要增大TDCDL，max。依據式(2)，可以通過增加CDU/FDU串聯的級數(M、N)或者單位延遲(tCDU和tFDU)實現提高TDCDL，max。若直接增加CDU和tFDU，則會導致DCDL的最小單位延遲變大，從而降低延遲鎖相環的鎖定精度。

傳統的CDU結構[8]如圖4(a)所示，tCDU固定為2tNAND(tNAND為NAND門延遲)，且TCDL，min= 2tNAND=tCDU。因此，如果簡單增大tCDU，則可以得到更大的TDCDL，max，但會增大TCDL，min。依據式(1)和式(3)，fmax隨之下降，導致延遲鎖相環無法在高頻下精準鎖定。因此只能增加級聯個數(M，N)來擴展鎖頻范圍，給實際物理設計帶來困難。為解決這一設計難題，筆者提出如圖4(b)所示結構的可配置延遲單元。在輸入端插入多條延遲路徑，單位延遲擴展為2(tNAND+tVAR)，其中tVAR為插入的延遲，該延遲是可變的。因此單位延遲是可配置的。延遲單元由此可以根據不同時鐘頻率選擇不同的延遲時間，在低頻下配置大單位延遲，在高頻下配置小單位延遲，因而能同時滿足延遲鎖相環寬頻鎖定和高鎖定精度的要求。

如圖4(b)所示，可配置延遲單元由多路徑buffer通路和Sel個選擇開關組成，控制信號S用于選定某一路徑buffer通路，實現特定的延遲時間配置。S由自適應控制電路中的移位邏輯產生，在任何時刻有且僅有1 bit為高，作為對應信號路徑的惟一選通控制。延遲單元上的buffer數至少為Sel-1，每個buffer延遲可以各不相同(t1，t2，…，ts)。

圖4 基礎和可配置的CDU結構

延遲鎖相環執行先粗鎖后精鎖的鎖定過程，因此FDL的總長度(TFDL，max)需要覆蓋CDL的單位延遲(tCDU)才能保證鎖定過程的邏輯正確性，即

tCDU≤NtFDU=TFDL，min，

(5)

其中，tFDU為FDL的單位延遲，同時為DCDL的最小單位延遲。由于延遲鏈為四相輸出結構，所以DLL的鎖定精度Tstep應為

Tstep=4tFDU。

(6)

圖5 電容器結構的FDU

為滿足式(5)，在CDU采用圖4(b)的可配置延遲單元結構后，FDL同樣需要為可配置結構。在高頻下，tCDU約為2tNAND，此時FDU選擇電容器結構[11]以實現更小的tFDU，提高鎖定精度。電容器為CMOS傳輸門結構，如圖5所示。在F=1和F=0的情況下，CMOS傳輸門的等效電容和電阻值不相同，即相當于F開關導通和關斷下CLK經過FDU的傳播延遲不同。因此，tFDU等于這兩種情況下的延遲差。

合理地設計不同配置下延遲鏈的延遲時間范圍是確保延遲鎖相環電路強壯性的必要條件。為防止切換過程中受到工藝偏差、電壓和溫度變化(PVT)等外界因素影響而出現無法鎖定的頻點，相鄰的延遲范圍需要相互覆蓋。由于可配置延遲單元有Sel種配置情況，所以可配置延遲鏈也有Sel種配置情況，由S選擇配置。TDCDL，max|S=1定義為S選擇配置下的DCDL最大延遲，TDCDL，min|S=1定義為S選擇配置下的DCDL最小延遲。因此，可配置DCDL的設計需滿足

TDCDL，max|S=1>TDCDL，min|S=1。

(7)

所以，基于可配置數控延遲鏈結構的延遲鎖相環可以大大降低能鎖定的最低頻率，擴展延遲鎖相環的鎖頻范圍。除此之外，在高頻時鐘輸入時，選擇電容器結構的FDU來實現小單位延遲，從而滿足高精度的要求。

2.2 自適應控制電路

自適應控制電路用于產生可配置延遲鏈的選擇信號，將輸入時鐘的頻率轉換為數字碼的形式，從而選擇延遲鏈的配置。TDC電路能快速衡量時間間隔，并以數字形式輸出，非常適用于鑒頻電路[12]。在TDC結構鑒頻器的基礎上，復用可配置數控延遲鏈衡量CLKin的周期長度，實現自適應控制電路。

自適應控制電路的具體結構如圖6(a)所示，由移位邏輯、D觸發器、MUX組成。在衡量輸入時鐘CLKin的周期長度時，可配置延遲鏈的粗碼和精碼均為全1狀態，保持延遲鏈始終處于最大延遲狀態。另外，延遲鏈的輸入端增加1個多路選擇器(MUltipleXer，MUX)，用來選擇可配置延遲鏈的輸入信號。

圖6 自適應控制的電路結構和時序圖

當延遲鎖相環啟動后，進入自適應控制產生過程。此時CLKin經過2個D觸發器得到相隔1個TCLKin的CLKstart和CLKend信號。在Mux信號為低時，CLKstart進入延遲鏈傳播，CLKend采樣CLK360的電平信息，得到CLKs，通過CLKs采樣值，判定此時延遲鏈的配置是否能覆蓋CLKin的周期長度。如果延遲鏈的延遲時間覆蓋CLKin的周期長度，則此時延遲鏈的配置合理；否則選擇下一個更長的延遲鏈的配置，直到能覆蓋為止。

如圖6(b)所示，配置選擇信號S在初始時僅S<1>為高，其余位保持低，延遲鏈處于最短配置情況。若此時TDCDL，max左移一位，此時S<2>=1，而其余位為低。Rst信號在每一判定之后拉高，將D觸發器上的信息清零，準備下一次判定。在S發生切換且Rst拉低之后，CLKstart再次經過延遲鏈，若此時TDCDL，max>TCLKin(圖中的②)，則說明延遲鏈的配置是合適的。當自適應控制產生合適的選擇信號之后，Mux信號由低變高，延遲鏈輸入CLKin，完成正常的延遲鎖相環兩步鎖定過程。

自適應控制電路能根據輸入時鐘頻率產生相應的控制信號，自動選擇合適的延遲鏈偏置，能自動跟蹤輸入時鐘頻率并進行切換，而不需要片外輸入控制信號，從而實現自適應帶寬。另外，自適應控制電路可以自動調整延遲鏈的延遲路徑配置，能適應PVT環境變化，提高電路的強壯性。

3 系統設計與驗證

基于SMIC 28nm HKCMOS工藝，進行帶寬自適應式延遲鏈的延遲鎖相環的設計和驗證。考慮寬范圍和高精度多相位時鐘產生的要求，選擇CDU和FDU的級數為16(M=N=16)。為減少面積，加快鎖定速度，并降低控制電路復雜度，延遲線的配置情況優化設計為2種(Sel=2)，即依靠S=1和S=0來選擇快鏈和慢鏈。

在不同PVT環境和配置情況下延遲鏈的設計需要滿足式(5)的要求，即FDL的總長度(TFDL，max)需要覆蓋CDL的單位延遲(tCDU)才能保證粗鎖和精鎖的兩步鎖定過程的精度要求。如圖7所示，仿真驗證結果表明，快鏈和慢鏈在不同PVT條件下的TFDL，max均大于tCDU，符合設計要求。另外，在25 ℃、0.9 V電源電壓、tt工藝角下，高頻輸入(輸入時鐘頻率為250 MHz～1.6 GHz)時，快FDL鏈的總延遲TFDL，max|S=1為67.2 ps，依據式(5)～(6)，延遲鎖相環的鎖定精度A= 4tFDU= 4(TFDL，max|S=1/N)= 4(67.2 ps/16)=17 ps，符合延遲鎖相環高精度4相位產生的要求。

圖8顯示不同PVT條件下快鏈和慢鏈的延遲范圍，慢鏈的最小延遲在不同PVT環境下均大于快鏈的最大延遲，符合式(7)的要求。在-40℃、1.0 V電源電壓、ff工藝角(最快情況)下，延遲鏈的最長延遲(TDCDL，max)能達到31 ns；在125 ℃、0.8 V電源電壓、ss工藝角(最慢情況)下，延遲鏈的最短延遲(TDCDL，min)能達到1 ns；依據式(3)～(4)可知，在各種PVT下延遲鎖相環的鎖頻范圍均覆蓋[33 MHz，800 MHz]，滿足ONFI 4.2下NAND Flash高速接口對延遲鎖相環電路的鎖頻范圍要求。

圖7 TFDL，max與tCDU在不同配置和 PVT條件下的仿真結果 圖8 DCDL的延遲范圍在不同配置和PVT條件下的仿真結果

綜上所示，仿真結果表明，筆者采用的可配置延遲鏈結構能實現延遲鎖相環所需求的寬范圍和高精度，符合ONFI 4.2標準下NAND Flash高速接口的應用需求。

圖9為在典型25 ℃、0.9 V電源電壓、tt工藝角下延遲鎖相環整體電路的關鍵信號仿真結果。延遲鏈在初始時均配置為快鏈，即選擇信號S=1。圖9(a)所示為1.6 GHz高頻輸入時延遲鎖相環的鎖定過程，此時延遲鏈配置為快鏈鎖定，S保持高電平，且粗碼C<16∶1>為全0，控制延遲鏈處于最短延遲狀態。圖9(b)所示為22 MHz低頻時延遲鎖相環的鎖定過程，此時延遲鏈配置自動切換為慢鏈鎖定，即S自動從‘1’狀態切換為‘0’。此時自動控制電路跟蹤CLKin頻率，自動從快鏈切換為慢鏈，與理論分析一致。且粗碼C<16∶1>為全1，控制延遲鏈處于最長延遲狀態。仿真驗證結果表明，該延遲鎖相環在典型下的鎖頻范圍為[22 MHz，1.6 GHz]，且鎖定后能產生均勻的四相時鐘。

(a) CLKin頻率為1.6 GHz

(b) CLKin頻率為22 MHz

筆者設計的延遲鎖相環性能參數與參考文獻的結果對比如表1所示。從表1中可以看出，筆者設計的延遲鎖相環能實現寬鎖頻范圍和高鎖定精度，適用于ONFI 4.2國際協議標準的NAND Flash高速接口電路。

表1 DLL關鍵指標與參考文獻[7]和[10]對比

4 結束語

針對ONFI 4.2協議對NAND Flash高速接口時序的要求，基于SMIC 28nm HKCMOS工藝，筆者設計了一種具有帶寬自適應式延遲鏈結構的四相輸出全數字。該延遲鎖相環通過自適應式控制電路和可配置延遲鏈結構，可根據輸入時鐘的頻率自適應地調整延遲鏈的帶寬，實現寬范圍和高精度的鎖定。驗證結果表明，該延遲鎖相環能實現[22 MHz，1.6 GHz]的寬頻鎖定，鎖定精度為17 ps，滿足基于ONFI 4.2國際標準的NAND Flash接口時鐘同步電路的設計要求。