基于FPGA 的高精度自適應閘門頻率測量的研究與設計

馬 俊，唐 林

（四川職業技術學院 電子工程學院，四川 遂寧 629000）

1 引言

頻率是電子技術領域一個基本的參數，對頻率的準確測量是電子技術中的一項基本需求[1-2]。在某些傳感器中，比如位移或者轉速傳感器，檢測結果多是通過頻率信號的形式輸出的，頻率信號相對于數值信號有更好的抗干擾性，準確測量頻率十分重要。FPGA 基于硬件邏輯電路實現相應功能，相對于MCU 或者CPU，在速度和可靠性方面[3,5]有顯著的優勢。本文基于FPGA 設計了頻率測量器，改進了閘門生成方式，使其成為自適應閘門，在測量中兼顧到中高頻和低頻，提高了適應性和便利性。

2 頻率測量的基本方法與方式

頻率（f）和周期（T）是相關聯的兩個物理量，T=1/f，所以只要知道其中一個量，另外一個量自然可知。第一種方法，頻率測量法，先給定一個時間段△t，在這個時間段△t 內，對被測信號進行計數，假設計數結果為N，那么頻率則為f=N/△t。第二種方法是周期測量法，測量信號的單個周期的時間長度T，由f=1/T，得到相應的頻率。這兩種方法對應的場景不一樣，第一種方法適應于頻率較高的場合，而第二種方法適合頻率較低的場合。由于對被測信號的計數存在+/-1 的誤差，這個誤差可能會很大，就有了等精度測量法[6]，等精度測量法是基于被測信號產生的一個計數時間段，稱之為計數閘門，這個閘門與被測信號同步，避免被測信號計數+/-1 的誤差。在等精度測量法中，由軟件產生一個軟件閘門，比如長度為1s 的閘門，該閘門可以設置為更長或者更短，更長的閘門可以使測量精度提升，但是測量響應時間也會變長，更短的時間可以縮短響應時間，但是精度會受到一定程度的影響[7]。除此之外，這個閘門一旦固定，還會對被測信號最小頻率進行限制，因為在一個閘門時間內，可能根本就沒有檢測到一個完整的被測信號。

3 頻率測量設計的思考

本文提出了一種基于等精度測量法的高精度自適應閘門設計方案。該方案會自動根據被測信號的頻率或者周期在適當的時候延長閘門時間，用于針對低頻信號的測量。在軟件閘門已經設定的基礎上，針對低頻信號，實際閘門會根據被測信號的周期自動延長，假設被測信號的周期為3s，那么實際閘門會在軟件閘門1s 的基礎之上自動延長至2s，保證閘門內至少有一個完整的周期。對應的計算時間也會相應地后延。即自適應的等精度，不再需要人為地進行閘門時間調節。為了實現自適應閘門，閘門計數器會在軟件閘門拉低之后實際閘門拉低之前停止計數；實際閘門拉低之后繼續計數，這樣就巧妙地避免了隨著頻率的降低，軟件閘門寬度無法估計或者過寬的問題。

4 方案實施

采用EP4CE6F17C8，該FPGA 芯片是INTEL 旗下的CYCLONE IV E 系列，包含6272 個邏輯單元（logic elements），30 個內置9-bit 乘法器單元，2 個PLL 單元；對于我們這個頻率測量設計來說足夠，浪費不多，資源整體利用率在70%左右。

如圖1 所示，為設計整體框圖，其中最主要的是頻率測量與計算模塊Freq_meter_calc，另外還包含兩個輔助模塊，一個十六進制數轉BCD 的模塊hex2bcd 以方便數碼管顯示，一個數碼管掃描顯示模塊scan_8seg_led。

圖1 頻率測量與顯示整體設計框圖

頻率測量與計算模塊內部結果如圖2 所示，其中有一個PLL 子模塊PLL_clk_100MHz，用于產生基準時鐘信號；一個自適應閘門產生模塊Gate_gen, 用于產生實際閘門，實際閘門在頻率較低的情況下，比如0.1Hz，會自動延長實際閘門時間；兩個計數器模塊，Cnt_signal 用于對被測信號進行計數，Cnt_std_clk 用于對基準時鐘進行計數；一個頻率計算模塊Freq_cal，該模塊根據兩個計數器的計數值得到被測信號的頻率值；為了保留5 位小數，計算結果是乘以105之后的結果，所以小數點dp[7:0]被置為8’b1101_1111，其中0 表示小數點的位置，即小數點之后有5 位小數；在不同的頻率范圍，計算結果會自動選擇單位：MHz、KHz 或者Hz，數值上會相對應地乘以10-6，10-3或者1。

圖2 頻率測量模塊設計框圖

如圖3 所示，為頻率測量模塊設計波形圖，該波形圖中，軟件閘門為gate_s，其依據計數器cnt_sys_clk_1s2 來確定1S 的閘門時間，實際閘門gate 則由gate_s 和被測信號共同決定。當gate_s 被拉低，而沒有檢測到被測信號的上升沿的時候，實際閘門gate 不會被拉低，直到檢測到被測信號的上升沿；在這一段時間里，計數器cnt_sys_clk_1s2 將停止計數，這是自適應的關鍵所在，特別是對頻率特別低的情況。當gate 也被拉低之后則開始計算，根據兩個計數的總時間一致的原則[7]可以得到：

圖3 頻率測量模塊波形設計圖

M 為基準時鐘計數值；N 為被測信號計數值；fstd_clk基準時鐘頻率，為已知量；ftest_signal為被測信號頻率。由于FPGA 計算的特殊性，采用先算乘法后算除法的原則。

5 測量結果分析

在0.001Hz～400MHz 范圍內，抽樣了16 個不同頻率，進行對比測量，測量結果如表1 所示。通過對比示波器與本設計的測量結果，在0.001Hz～400MHz 范圍內，兩者之間的相對誤差為0.0015%以內，是一個可以接受的值。

表1 測量數據

如圖4 所示，為開發板實物圖，使用到的只有FPGA 本身，顯示模塊，一個復位按鈕，顯示模塊的驅動是集成在FPGA 內部的，所以可以做成小型化輕量化口袋化的測量設備。如圖5 所示，則展示了100MHz 和100KHz 兩個頻率信號的示波器和本設計測量結果實拍照片。

圖4 開發板整體圖

圖5 示波器測量結果與本設計測量結果實物對比

6 結語

利用FPGA 在速度和可靠性方面固有的優勢，采用等精度測量方法，通過優化閘門時間設置方式，自適應的閘門時間將根據頻率的變化自動變化，既保證了中高頻段的快速測量，又保證了低頻信號的有效測量。整體實現了400MHz 到0.001Hz 的自動測量與顯示，相對于示波器（GWINSTEK GDS-3152）測量結果，相對誤差在0.0015%內，滿足基本需求，可以實際應用于小型化口袋儀表。