面向光通信應用的CMOS 28 Gbps低功耗高抖動容限CDR電路設計

朱智宇, 郭凱樂, 武宇軒, 劉 濤, 吳苗苗, 陸德超

(1.空軍工程大學信息與導航學院，西安，710077; 2.空軍工程大學防空反導學院，西安，710051)

時鐘數據恢復電路(clock and data recovery，CDR)是高性能計算機、數據中心和高速互連光模塊中的關鍵核心電路[1-5]，其主要功能是從輸入的數據中提取時鐘，然后利用提取時鐘對數據進行同步采樣，其性能制約著信息系統的發展。隨著5G、云計算和人工智能等應用的快速發展，短距光通信模塊在提高CDR速率的同時，更加注重CDR的功耗性能[6-8]。尤其在HPC和數據中心的光通信應用中，CDR的功耗直接決定著光模塊的集成密度和誤碼性能，已經成為制約其發展的關鍵因素。

為了降低光模塊中CDR的功耗，人們進行了多種探索性設計。文獻[9]采用四分之一速率的時鐘架構，通過降低時鐘速率來降低CDR的功耗。然而，多相時鐘必然存在不可消除的相位偏差，且相位偏差會隨著速率的提高急劇增大，進而加速CDR誤碼性能的惡化；文獻[10～12]通過設計有參考的相位插值技術來降低功耗。由于相位插值器是典型的高功耗模塊，隨著速率的提高，CDR的功耗必然急劇增加。文獻[13～15]采用III-V族鍺硅工藝設計光模塊中的高速CDR，相比于CMOS工藝，III-V族工藝的電路單元存在非常高的靜態功耗，不利用超低功耗設計。為了降低光通信應用中CDR的功耗，本文提出了數據寬帶和時鐘窄帶的思想。通過在標準的CMOS工作中采用VCO型全速時鐘的CDR系統架構和電感峰化的窄帶緩沖器技術，實現了28 Gbps的低功耗CDR設計。此外，為了解決收發端參考時鐘偏差帶來的高誤碼率問題，采用了頻域建模、行為仿真和大信號分析的設計方法，對引入的零點補償電阻進行了折中設計，實現了28 Gbps高抖動容限CDR的設計。

1 低功耗高抖動容限CDR的系統架構

圖1給出了低功耗高抖動容限28 Gbps CDR接收機的系統框圖，其模塊和功能描述如下所述。28 Gbps的輸入數據首先在匹配電阻和連續時間線性均衡器(continues-time linear equalizer, CTLE)中完成高速信號的接收和均衡，然后在高速采樣器中完成數據的重定時，最后經過輸出驅動器將恢復的數據輸出。圖1中高速采樣器、鑒相器、電荷泵、濾波器、壓控振蕩器和窄帶緩沖器組成了本文提出的低功耗高抖動容限CDR。該結構通過讓時鐘工作在全速的28 GHz，讓采樣器、鑒相器和電荷泵組工作在14 GHz，實現CDR的低功耗、高抖動容限的設計目標。該CDR的具體工作過是，2相28 GHz差分時鐘首先對輸入的數據進行流水采樣，二進制相位檢測器(bang-bang phase detector, BBPD)提取采樣時鐘和輸入數據之間的超前/滯后信息，超前/滯后信息經過電荷泵(charge pump, CP)和濾波器(其中，濾波器中的電容由片上電容和片外電容兩部分組成，電阻為一個阻值較小的零補償電阻)后調整VCO的輸出時鐘相位以保證對輸入數據的正確采樣。

圖1 CDR系統架構

2 低功耗高抖動容限CDR的建模與參數設計

2.1 系統模型

圖2給出了本文提出的低功耗高抖動容限CDR電路的系統模型。該模型主要包含Bang-Bang鑒相(BBPD)器、電荷泵、濾波器和VCO。BBPD是一種高速的二進制鑒相器，其主要功能是提取輸入數據和VCO時鐘之間的相位誤差；電荷泵用于將BBPD產生的鑒相結果轉換成相應的決策電流；濾波器中的電阻電容用于對電荷泵的輸出電流進行微分和積分；VCO是壓控振蕩器，主要作用是產生輸出頻率可以調整的高頻時鐘。

圖2 包含零點補償電阻的VCO型CDR電路模型

由圖2可知，該結構是一個典型的二階負反饋控制系統，因此存在穩定性問題。為了解決該問題，通常在系統中引入零點補償電阻，補償反饋控制環路的相位裕度，消除系統的不穩定風險。然而，零點補償電阻的引入會惡化恢復時鐘的抖動性能和CDR的抖動容限。因此，需要對引入零點補償電阻的CDR進行準確的數據建模和精確的參數設計，以確保其在穩定性、抖動產生和抖動容限3個性能中達到均衡。

2.2 低功耗高抖動容限CDR的建模與分析

低功耗高抖動容限CDR中電荷泵、濾波器、壓控振蕩器以及電阻電容等參數是緊耦合在一起共同制約CDR性能的，需要借助頻域和行為模型進行參數設計。

圖2中的BBPD鑒相器雖然適用于高速鑒相，但它是一種典型的二進制鑒相器[16]，無法直接利用線性模型的數學表達對其進行建模。經分析發現，當CDR的環路鎖定后，且輸入數據相位與本地振蕩器相位誤差較小(φerror<φm)時，BBPD的輸入相位誤差與輸出數據是一種近似線性的關系[17]。因此，在鎖定范圍內，BBPD的線性增益可以表示為KPD=V/(|φerror|),(|φerror|<φm))，其中φerror是輸入相位φin和VCO輸出相位φout之間的差，φm是BBPD近似線性的工作范圍。根據BBPD的線性增益，本文構建了如圖3所示的CDR線性模型。其中φin是輸入數據的相位，φout是VCO的輸出相位，KTD是輸入數據的邊沿轉換密度，KPD是鑒相器的線性增益，ICP/2π是電荷泵增益，R+1/S是濾波器的S域傳輸函數，KVCO是VCO的增益，KVCO/S是VCO的S域傳輸函數。因此，CDR線性模型的開環傳遞函數可表示為：

(1)

圖3 CDR線性模型

通過頻域的數值仿真結果可知，隨著零點補償電阻阻值的增加，系統穩定性不斷提高。圖4給出了CDR環路在不同零點補償電阻值開環傳遞函數的增益和相位隨頻率變化的仿真結果。其中藍色、黃色和綠色分別代表電阻是0 Ω、30 Ω和60 Ω時，開環傳輸函數的增益和相位隨頻率的變化曲線。由圖4可知，當不引入零點補償電阻時，即圖中R=0，環路的相位始終滯后180°，此時該系統的2個極點均在原點處，系統不穩定；當R≠0時，開環增益下降為1的頻率處，開環傳輸函數的相位小于180°，系統穩定。因此，從系統的穩定性考慮，希望零點補償電阻的阻值大一些。

圖4 開環模型的增益和相位曲線

然而，引入較大的零點補償電阻會惡化恢復時鐘的抖動性能。為了進一步說明零點補償電阻對恢復時鐘抖動性能的影響，本文構建了基于VCO型全速時鐘的CDR行為模型，具體建模方法參考文獻[18]。圖5給出了不同零點補償電阻阻值下，CDR恢復時鐘眼圖的仿真結果。

圖5 不同零點補償電阻，CDR恢復時鐘的眼圖

由圖5可知，隨著零點補償電阻阻值的增大，恢復時鐘的抖動幅度不斷增大。從CDR自身抖動產生的角度來考慮，希望零點補償電阻越小越好，故該系統的參數設計需要在系統穩定性、抖動性能兩個方面進行折中考慮。此外，收發端參考時鐘的固有偏差會嚴重影響數據傳輸的誤碼性能，因此在CDR的設計中還需要考慮CDR的抖動容限性能。

2.3 低功耗高抖動容限CDR的參數設計

抖動容限是衡量接收機對輸入相位抖動的容忍度，是CDR的關鍵性能指標。測量方法是給發送數據的相位疊加某個低頻的正弦抖動，通過不斷增大低頻正弦相位抖動的幅度，使得接收機的相位誤差φin-φout從0逐漸增加；當相位誤差接近0.5 UI時，接收機的誤碼會急劇增大；當相位誤差超過0.5 UI時，接收數據會全部錯誤，此時該頻率下輸入的相位抖動超過了CDR所能容限的最大極限。通過記錄不同頻率下，CDR所能容忍的最大相位抖動幅度，便可得到CDR的抖動容限。為了保證CDR的正確接收，在分析時要求CDR的輸入相位誤差必須時刻滿足：

φin-φout<0.5

(2)

由上述抖動容限的描述可知，在分析CDR抖動容限時，CDR的相位誤差處于0.5 UI的臨界狀態。然而，當輸入的相位誤差遠超過BBPD的線性工作范圍(φerror?φm)時，2.2節中構建的線性模型無法進行抖動容限的計算。本文利用大信號分析方法對高抖動容限的CDR環路特性進行分析和設計，具體的理論推導參考文獻[19]。

(3)

(4)

式中：φout,p表示輸出正弦抖動的最大幅度；φin,p表示CDR環路輸入的正弦抖動最大擺幅；ω-3 dB表示CDR的環路帶寬；KVCO是VCO的增益，ICP是電荷泵的電流；R是零點補償電阻。

圖6給出了不同輸入正弦抖動幅度φin,p情況下CDR的抖動傳遞曲線。由圖6可知，抖動傳遞曲線的-3 dB帶寬隨著抖動幅度φin,p的增加而減小。由式(4)可知-3 dB帶寬與R成正比，即當R增大時，CDR的抖動傳輸性能也隨之惡化。因此，從恢復時鐘抖動性能的方面考慮，希望通過降低R的阻值，降低環路帶寬，從而提高恢復時鐘的抖動性能。

圖6 不同抖動輸入φin,p的非線性抖動傳輸函數

在非線性工作模式中，抖動容限需要用2個函數表示。當ω<ω1時，CDR的抖動容限由下式表示：

(5)

(6)

式中：C是濾波電容。

當ω≥ω1時，CDR的抖動容限可以表示為：

(7)

圖7給出了BBPD型CDR在不同零點補償電阻值時抖動容限的數值仿真結果。由圖7可知，隨著零點補償電阻阻值的增大，CDR抖動容限也在增大。因此，通過提高零點補償電阻R的阻值，可以提高CDR的抖動容限。

圖7 BBPD CDR的抖動容限

綜合權衡系統穩定性、抖動產生和抖動容限后，表1給出了本文CDR的零點補償電阻值和其它關鍵模塊的設計參數。

表1 CDR的設計參數

3 電感峰化的低功耗窄帶緩沖器

本文通過在全速時鐘架構中引入電感峰化的窄帶緩沖器實現高頻時鐘的低功耗傳輸。

圖8給出了該電路的具體結構，其中M1和M2是起放大作用的晶體管；M3是尾電流晶體管，主要功能是給放大器提供充足電流；CL是放大晶體管的漏極寄生電容、走線寄生電容和下一級輸入晶體管柵極的寄生電容的總和；L是峰化電感，它與輸出負載電阻RL組成了不同頻率下的差異輸出阻抗，實現了不同頻率下該電路的選頻放大。

圖8 高頻窄帶緩沖器的電路結構

圖8電路的增益表達式為：

(8)

式中：gm是M1和M2的跨導。

高頻窄帶緩沖器的幅頻響應特性曲線見圖9。

圖9 高頻窄帶緩沖器的幅頻響應曲線

仿真結果顯示，該緩沖器僅需要1 mA電流就可以實現28 GHz高頻時鐘的放大傳輸，是一種低功耗的高頻時鐘緩沖器[20]。

4 實驗結論

本文提出的低功耗高抖動容限CDR電路采用65 nm CMOS工藝設計，見圖10。核心電路在1.1 V電源下的功耗為61 mW。電路的后端仿真結果如下所述：當CDR輸入28 Gbps的PRBS7數據，且收發頻差為5 000 ppm時，恢復時鐘的總抖動為5.6 ps，如圖11所示。圖12給出了本文設計的CDR的計算抖動容限、電路后端仿真的抖動容限和CEI-25/28G抖動容限模板。仿真結果表明，該CDR抖動容限電路仿真結果與設計計算的結果基本一致，達到了設計指標。電路的抖動容限仿真結果均在CEI-25/28G抖動容限模板之上，因此滿足CEI-25/28G抖動容限的協議規范。

圖10 28 Gb/s CDR版圖

圖11 CDR鎖定后28 Gbps恢復的數據眼圖

圖12 計算、仿真和標準抖動容限的對比

5 結語

為了解決光模塊中高功耗芯片惡化光芯片誤碼性能的問題，以及解決傳統收發端時鐘基準偏差導致誤碼率高的問題，本文提出了一種用于光通信的低功耗高抖動容限28 Gbps CDR。通過采用VCO型全速CDR的架構和電感峰化的高頻窄帶緩沖器實現了CDR的低功耗設計。通過精確設計零點補償電阻，實現了CDR的高抖動容限設計。電路后端仿真結果表明，芯片的核心功耗是61 mW；當CDR輸入數據的速率為28 Gbps，且收發頻差為5 000 ppm時，恢復數據的總抖動約為5.6 ps，且滿足CEI-25/28 G抖動容限的協議規范。