離散型Sigma-Delta 調(diào)制器的研究進(jìn)展

劉振宇 ,宋樹祥 ,馬宗鵬 ,趙 媛 ,岑明燦

(1.廣西師范大學(xué) 電子工程學(xué)院,廣西 桂林 541004;2.廣西工商技師學(xué)院,廣西 梧州 543100)

二十世紀(jì)六十年代,Inose 第一次提出Sigma-Delta 調(diào)制原理[1]。Sigma-Delta 調(diào)制器經(jīng)過幾十年的發(fā)展,已經(jīng)出現(xiàn)了各種改進(jìn)型的電路結(jié)構(gòu)和設(shè)計(jì)方法。由于Sigma-Delta 調(diào)制器采用了過采樣技術(shù),對(duì)模擬電路的性能要求比較低,因此在音頻、醫(yī)療、傳感器等領(lǐng)域的片上系統(tǒng)模數(shù)轉(zhuǎn)換接口得到廣泛應(yīng)用。對(duì)Sigma-Delta 調(diào)制器設(shè)計(jì)時(shí)要考慮到實(shí)際應(yīng)用中的功耗、精度、芯片面積等諸多問題。近些年,先進(jìn)的集成電路工藝的飛速發(fā)展也推動(dòng)了Sigma-Delta 調(diào)制器的研究。

Sigma-Delta 調(diào)制器可根據(jù)品質(zhì)因數(shù)(FFoM)來標(biāo)準(zhǔn)化能量消耗百分比的有效位(EENOB)。式(1)為能量消耗計(jì)算公式,式(2)為有效位數(shù)計(jì)算公式[2]。

式中:Pt和BW分別為調(diào)制器的總功耗和輸入信號(hào)帶寬。

式中:SSNR為調(diào)制器的信噪比。

由式(1)和式(2)可知,有效位(EENOB)和總功耗(Pt)決定了調(diào)制器的性能。其中,有效位(EENOB)常用來衡量Sigma-Delta 調(diào)制器的精度。因此,提升有效位(EENOB)和減少總功耗(Pt)成了近年來學(xué)者研究的重點(diǎn)和熱點(diǎn)。雖然采用先進(jìn)工藝可以降低電源電壓,但是會(huì)限制電壓裕度,從而影響高精度的轉(zhuǎn)換[3]。對(duì)Sigma-Delta 調(diào)制器進(jìn)行改進(jìn),其工作電壓已經(jīng)可以降低到0.25 V,整體功耗僅為2.1 nW[4]。在Sigma-Delta 調(diào)制器中,所有積分器的功耗之和占據(jù)整個(gè)調(diào)制器功耗的90%。減少積分器的使用或者將傳統(tǒng)架構(gòu)的積分器更換成新型低功耗高擺率積分器成了近幾年國(guó)內(nèi)外研究的熱點(diǎn)。在帶寬為20 kHz Sigma-Delta 調(diào)制器中加入SAR ADC,可以實(shí)現(xiàn)高達(dá)103 dB 的精度,而不引入過高的額外功耗。

根據(jù)美國(guó)Analog Devices,Inc(ADI)公司官網(wǎng)顯示,該公司旗下的音頻模數(shù)轉(zhuǎn)換器ADU7112 芯片,過采樣率僅為64,分辨率高達(dá)24 bits,功耗為4.4 mW。此外還具有功耗為4.4 mW,分辨率為18 bits 的ADAU7002 芯片。而根據(jù)美國(guó)Texas Instruments(TI)公司官網(wǎng)數(shù)據(jù),該公司旗下基于Sigma-Delta 架構(gòu)的ADS1263 芯片可做到32 bits 的分辨率,功耗為27 mW。在TI 公司設(shè)計(jì)的Sigma-Delta 架構(gòu)芯片中,分辨率為24 bits 的芯片功耗控制得尤為優(yōu)秀。例如,功耗為2.67 mW 的ADS131M03 芯片以及功耗僅為1.95 mW 的ADS131M02 芯片。

國(guó)內(nèi)外學(xué)者在相關(guān)文獻(xiàn)中提出的最新研究成果雖然功耗都達(dá)到了納瓦級(jí)別,但是由于采用新型結(jié)構(gòu),在芯片量產(chǎn)后其穩(wěn)定性有待考究。ADI、TI 等公司采用高穩(wěn)定性的架構(gòu)和運(yùn)放,因此實(shí)際芯片功耗目前基本停留在毫瓦級(jí)別。本文介紹了離散型Sigma-Delta調(diào)制器的基本原理、結(jié)構(gòu)及其系統(tǒng)級(jí)設(shè)計(jì),通過晶體管級(jí)電路的搭建,對(duì)其內(nèi)部噪聲整形濾波器和量化器的各類改進(jìn)設(shè)計(jì)進(jìn)行介紹和總結(jié),從而達(dá)到新架構(gòu)、新運(yùn)放、高精度與低功耗互相折衷的良好效果。該研究將有利于在降低功耗的同時(shí)保證電路的實(shí)用性。

1 離散型Sigma-Delta 調(diào)制器的基本原理和結(jié)構(gòu)

Sigma-Delta 調(diào)制器的本質(zhì)為過采樣和噪聲整形。調(diào)制器使用過采樣技術(shù)對(duì)輸入信號(hào)進(jìn)行預(yù)處理,經(jīng)1位數(shù)模轉(zhuǎn)換器(DAC)后輸出的信號(hào)流通過噪聲整形濾波器,在噪聲整形濾波器的作用下將噪聲推動(dòng)到高頻區(qū)域,有用信號(hào)則被留在低頻區(qū)域,之后,在數(shù)字域中信號(hào)被數(shù)字抽取濾波器低通濾波和抽取,最終得到噪聲極低的有用信號(hào)。

離散型Sigma-Delta 調(diào)制器主要由噪聲整形濾波器、量化器、反饋用數(shù)模轉(zhuǎn)換器(DAC)和不交疊時(shí)鐘產(chǎn)生電路組成。噪聲整形濾波器通常是簡(jiǎn)單的積分電路。不包含數(shù)字抽取濾波器的簡(jiǎn)單Sigma-Delta 調(diào)制器框圖如圖1 所示。

圖1 不含數(shù)字抽取濾波器的簡(jiǎn)單Sigma-Delta 調(diào)制器框圖[2]Fig.1 Block diagram of simple Sigma-Delta modulator without digital decimation filter[2]

1.1 傳統(tǒng)結(jié)構(gòu)的離散型Sigma-Delta 調(diào)制器

以二階級(jí)聯(lián)積分反饋型(CIFF)離散型Sigma-Delta 調(diào)制器為例,圖2 所示為其傳統(tǒng)結(jié)構(gòu)。2 階調(diào)制器具有2 個(gè)積分器組成的噪聲整形濾波器、1 位數(shù)模轉(zhuǎn)換器(DAC)和1 位量化器。調(diào)制器的階數(shù)越高,其有效位數(shù)也會(huì)相應(yīng)得到提升。但是,階數(shù)的提升使得噪聲整形濾波器個(gè)數(shù)增加,從而造成調(diào)制器的整體功耗大幅提升,由于所有噪聲整形濾波器的總功耗占調(diào)制器總功耗的90%[2],因此,噪聲整形濾波器的大幅增加顯然不利于調(diào)制器的低功耗設(shè)計(jì)。

1.2 改進(jìn)型離散型Sigma-Delta 調(diào)制器

為了解決1.1 節(jié)中提及的高階調(diào)制器中多個(gè)噪聲整形濾波器造成功耗過大的問題,本課題組提出了運(yùn)放共享改進(jìn)型低功耗高精度CIFF Sigma-Delta 調(diào)制器[2]。由于在級(jí)聯(lián)積分反饋型(CIFF)系統(tǒng)中只有第一個(gè)積分器存在DAC 反饋支路,因此可以大大降低積分器的輸出擺幅。將圖2 架構(gòu)Sigma-Delta 調(diào)制器每一級(jí)的采樣電容和積分電容通過設(shè)計(jì)相應(yīng)的時(shí)序控制達(dá)到共用一個(gè)積分器實(shí)現(xiàn)2 階調(diào)制的功能。改進(jìn)后架構(gòu)如圖3 所示,測(cè)試結(jié)果表明該方案可降低調(diào)制器的整體功耗。

圖3 改進(jìn)型低功耗高精度CIFF Sigma-Delta 調(diào)制器[2]Fig.3 Improved low-power and high-precision CIFF Sigma-Delta modulator[2]

2 離散型Sigma-Delta 調(diào)制器的系統(tǒng)級(jí)設(shè)計(jì)

2.1 階數(shù)和量化器位數(shù)

在Sigma-Delta 調(diào)制器中,量化位數(shù)越高則動(dòng)態(tài)范圍越大,圖4 給出了N階調(diào)制器過采樣率與動(dòng)態(tài)范圍的關(guān)系。增大量化位數(shù)可以降低濾波器的設(shè)計(jì)要求,進(jìn)而降低設(shè)計(jì)成本。近年來國(guó)內(nèi)外在Sigma-Delta 調(diào)制器中多采用基于Flash ADC 或者SAR ADC 結(jié)構(gòu)的多位量化器,基于上述兩種結(jié)構(gòu)的量化器比傳統(tǒng)的多位量化器設(shè)計(jì)更簡(jiǎn)單,功耗更低,更易于與Sigma-Delta調(diào)制器結(jié)合[11-17]。

圖4 N 階調(diào)制器過采樣率與動(dòng)態(tài)范圍的關(guān)系Fig.4 Relationship between oversampling rate and dynamic range of N-order modulator

2.2 系統(tǒng)結(jié)構(gòu)

Sigma-Delta 調(diào)制器主要分為級(jí)聯(lián)積分反饋(CIFB)、級(jí)聯(lián)諧振器反饋(CRFB)、級(jí)聯(lián)積分前饋(CIFF)和級(jí)聯(lián)諧振器前饋(CRFF)四種調(diào)制結(jié)構(gòu)。CIFB 和CIFF 結(jié)構(gòu)的基本單元相同,均是多個(gè)積分器級(jí)聯(lián)。但是CIFF 比CIFB 的輸出反饋大大降低。因此,低功耗低電壓Sigma-Delta 調(diào)制器設(shè)計(jì)基本都選用CIFF 結(jié)構(gòu)[5-6,18]。

以二階代表奇數(shù)階、三階代表偶數(shù)階Sigma-Delta調(diào)制器為例,圖5 為CIFF 的Sigma-Delta 調(diào)制器結(jié)構(gòu)圖[19-20]。圖5 中,u(n)代表輸入信號(hào),v(n)代表輸出信號(hào);代表各級(jí)積分器;x1(n)代表第一個(gè)積分器的輸出;x2(n)代表第2 個(gè)積分器的輸出,以此類推;y(n)為最后一個(gè)積分器與各求和支路運(yùn)算后的結(jié)果;變量a1,a2,…,an為反饋系數(shù);變量b1,b2,…,bn為輸入前饋系數(shù);c1,c2,…,cn為積分增益系數(shù);g1為反饋系數(shù)。

圖5 CIFF Sigma-Delta 調(diào)制器結(jié)構(gòu)[19]Fig.5 CIFF Sigma-Delta modulator structure[19]

Sigma-Delta 調(diào)制器可以直接使用MATLAB 中的SD Toolbox 工具包[19]進(jìn)行系統(tǒng)級(jí)建模設(shè)計(jì)。CIFF 型Sigma-Delta 調(diào)制器在MATLAB 中系統(tǒng)結(jié)構(gòu)如圖6 所示[2]。通過系統(tǒng)級(jí)建模可以將實(shí)際應(yīng)用中的非理想因素添加到相應(yīng)的信號(hào)和器件當(dāng)中,這樣可以在晶體管級(jí)電路設(shè)計(jì)之前對(duì)所設(shè)計(jì)的電路進(jìn)行充分的評(píng)估。避免因忽視非理想因素而使得實(shí)際流片后實(shí)測(cè)數(shù)據(jù)不達(dá)標(biāo)。

圖6 Sigma-Delta 調(diào)制器在MATLAB 中系統(tǒng)結(jié)構(gòu)[2]Fig.6 System structure of Sigma-Delta modulator in MATLAB[2]

3 離散型Sigma-Delta 調(diào)制器的晶體管級(jí)電路的實(shí)現(xiàn)

3.1 噪聲整形濾波器設(shè)計(jì)

噪聲整形濾波器直接決定了Sigma-Delta 調(diào)制器的精度和功耗。使用傳統(tǒng)運(yùn)放組成的積分器基本均存在功耗較大、結(jié)構(gòu)較復(fù)雜等不足。因此,近年來國(guó)內(nèi)外許多研究人員開始對(duì)Sigma-Delta 調(diào)制器使用新的運(yùn)放。應(yīng)用于Sigma-Delta 調(diào)制器的積分器運(yùn)放需具備以下特征:(1)高增益,利于降低漏極電流;(2)低功耗,利于實(shí)際使用提升續(xù)航;(3)高擺率,利于快速建立大信號(hào);(4)高增益帶寬,利于快速建立精度較高的小信號(hào)[3]。

如圖7 帶逆變輸出級(jí)的全差分放大器可以解決運(yùn)算放大器功耗過高的問題,對(duì)于給定的偏置電流,采用互補(bǔ)輸入級(jí)來提高輸入級(jí)的跨導(dǎo)。增加互補(bǔ)輸入級(jí)的尺寸有助于減少閃爍噪聲。在傳統(tǒng)的電流鏡放大器中,采用一個(gè)互補(bǔ)的二極管負(fù)載代替單一的二極管負(fù)載,從而提高了系統(tǒng)的穩(wěn)定時(shí)間。為了提高放大器的回轉(zhuǎn)性能和跨導(dǎo)性能,該放大器采用了逆變器輸出級(jí)。為了同時(shí)實(shí)現(xiàn)高增益和寬增益帶寬(GBW),利用PMOS 和NMOS 的閾值電壓使得逆變器運(yùn)行在弱和強(qiáng)反轉(zhuǎn)區(qū)域的邊界上。該運(yùn)算放大器在20 kHz 信號(hào)帶寬下功耗為35.2 μW,但是增益僅為50 dB[21]。

圖7 為帶逆變輸出級(jí)的全差分放大器電路原理圖。雖采用逆變器結(jié)構(gòu)的運(yùn)放可做到非常低的功耗,但只有50 dB 的增益無法滿足16 bits 以上的分辨率要求。對(duì)于共模信號(hào)的穩(wěn)定性,盡管增加了共模反饋電路,能夠提高共模反饋環(huán)路增益,穩(wěn)定共模信號(hào),但逆變器的穩(wěn)定性比較差,工藝角、電壓和溫度(PVT)稍有波動(dòng)就會(huì)影響整個(gè)運(yùn)放的性能。因此,要實(shí)現(xiàn)16 bits以上的分辨率,該運(yùn)放還需要進(jìn)行級(jí)聯(lián)或者增加增益提高輔助運(yùn)放。

圖7 帶逆變輸出級(jí)的全差分放大器[21]Fig.7 Fully-differential amplifier with inverter output stage[21]

Shi 等[22]提出了一種基于靜態(tài)電流饑餓和回轉(zhuǎn)速率增強(qiáng)技術(shù)用于調(diào)制器低功耗設(shè)計(jì)。該技術(shù)應(yīng)用于如圖8 所示電流鏡放大器。應(yīng)用該技術(shù)后,與傳統(tǒng)電流鏡放大器相比,其直流增益提高了15 dB,回轉(zhuǎn)率具有近6 倍的提升,與電流缺乏放大器相比,提高了將近11 倍;在不犧牲單位增益頻率、輸出擺動(dòng)和穩(wěn)定性的同時(shí),靜態(tài)功耗降低2/3 以上[22]。圖8 中饑餓部分偏置由MS1 和MS2 以及一個(gè)二極管連接的MSB 提供,分析靜態(tài)電流、回轉(zhuǎn)電流以及根據(jù)電流鏡復(fù)制電流的原理可知,只需調(diào)整MS1(MS2)和MSB 之間的長(zhǎng)寬比,就相當(dāng)于控制從M3(M5)旁路流過的電流;在MF7、M3、MF6和MF8作用下發(fā)生的正回轉(zhuǎn)可以顯著提升該運(yùn)算放大器的正擺率,同理負(fù)擺率可通過負(fù)回轉(zhuǎn)過程得到提升[22]。雖然該運(yùn)算放大器在擺率這個(gè)指標(biāo)上有了顯著提升,但是增益僅為51.6 dB,總功耗為63.4 μW[22]。

圖8 電流饑餓和電流饋電的電流鏡放大器[22]Fig.8 Current-mirror amplifier with current starving and current feeding[22]

為了改善上文所述運(yùn)算放大器增益過低的問題,Fu 等[23]提出一種新型兩級(jí)運(yùn)算放大器如圖9 所示,該新型運(yùn)算放大器由電流復(fù)用逆變器的運(yùn)算放大器和Nauta 跨導(dǎo)體組成,利用它們各自的優(yōu)點(diǎn)來提高性能;引入的架構(gòu)保持了Nauta 跨導(dǎo)體的優(yōu)點(diǎn)和基于電流復(fù)用逆變器的運(yùn)算放大器優(yōu)越的輸入噪聲性能;此外,為了減少工藝角、電壓和溫度(PVT)對(duì)運(yùn)算放大器性能的影響,共模反饋上應(yīng)用基于“檢測(cè)-反饋”環(huán)路的批量調(diào)諧電路和Nauta 跨導(dǎo)體的輸出級(jí),使得工藝角、電壓和溫度(PVT)變化時(shí)動(dòng)態(tài)調(diào)諧輸出直流電平,在1.2 V 供電電壓下,功率消耗為300 μW,單位增益帶寬為140 MHz,運(yùn)放增益為81 dB,壓擺率為23 V/μs[23]。上述指標(biāo)完全符合離散型Sigma-Delta 調(diào)制器積分器的要求。

圖9 采用“檢測(cè)反饋”環(huán)帶PVT 補(bǔ)償電流復(fù)用逆變器的運(yùn)算放大器[23]Fig.9 Current reuse inverter-based OTA with PVT compensation using“detecting feedback”loop[23]

除了基于逆變器的運(yùn)算放大器可以降低功耗、減小復(fù)雜度外,2014 年Akbari 等[24]提出的低壓共源共柵電流鏡及其組成的運(yùn)算放大器如圖10 所示,電路采用自偏置結(jié)構(gòu),不需要其他偏置電流或電壓,可以在不增加輸入電阻或限制輸出擺幅的情況下保持高精度的大動(dòng)態(tài)輸入電流。在圖10 電路中,電流鏡共源共柵晶體管M5產(chǎn)生偏置電壓,為保證M1和M3處于飽和狀態(tài),應(yīng)將M5的源與襯底相接以消除體效應(yīng)(襯偏效應(yīng)),從而降低輸入電壓要求;此外,低壓共源共柵電流鏡納入折疊共源共柵放大器,可提高其相位裕度,該電路組成的運(yùn)算放大器在單位增益帶寬為84 MHz時(shí),增益為66 dB,功率消耗為720 μW[24],功耗是帶逆變輸出級(jí)的全差分放大器運(yùn)算放大器的20 倍之多。在功耗與增益之間折衷考慮,Banagozar 等[25]提出了一種用于大電容負(fù)載的低功率和高增益帶寬運(yùn)算放大器。如圖11 所示,OTA 利用四個(gè)差分小信號(hào)電流升壓?jiǎn)卧獊硖岣咧绷髟鲆婧驮鲆鎺挿e。在這個(gè)單級(jí)OTA 設(shè)計(jì)中,使用了輸入為基于雙折疊結(jié)構(gòu)設(shè)計(jì)的NMOS 和PMOS 兩種不同的小信號(hào)電流增強(qiáng)器[26],具有高電流增益和低功耗的特性。該運(yùn)算放大器在0.75 V、15 nF 容性負(fù)載下,直流增益為100 dB,增益帶寬積為1.42 MHz,相位裕度為57°,包括所有偏置和共模反饋電路的電流消耗僅為13.35 μA[25]。

圖10 低壓共源共柵電流鏡及其組成的運(yùn)算放大器[24]Fig.10 Low-volatge cascode current mirror and its operational amplifier[24]

圖11 帶DSCB 單元的OTA 和輸出差動(dòng)到單端電路[25]Fig.11 OTA with DSCB cells and output differential to single ended circuit[25]

3.2 量化器電路設(shè)計(jì)

為了使Sigma-Delta 調(diào)制器的整體功耗進(jìn)一步降低,通常采用如圖12 所示動(dòng)態(tài)1 位量化器。此外,由于1 位量化器對(duì)偏置不太敏感,為了降低功耗,在比較器之前省略了前置放大器。當(dāng)時(shí)鐘P3 處于低電平時(shí),比較器的輸出被重置,以避免儲(chǔ)存效應(yīng)(或稱為記憶效應(yīng)),因此,一個(gè)鎖存器被用來保持輸出[27]。

圖12 動(dòng)態(tài)比較1 位量化器[27]Fig.12 Dynamic comparator as a 1-bit quantizer[27]

應(yīng)用于超聲成像系統(tǒng)的Sigma-Delta 調(diào)制器需要較高的采樣頻率,若采用1 位量化器則會(huì)嚴(yán)重影響最后調(diào)制器輸出的精度。為了解決該問題,對(duì)于高采樣頻率的Sigma-Delta 調(diào)制器,通常采用如圖13 所示Flash ADC 作為多位量化器。它利用2B-1 個(gè)比較器進(jìn)行B位轉(zhuǎn)換,并利用電阻階梯產(chǎn)生參考電壓。采用電阻階梯作為基準(zhǔn)電壓發(fā)生器,每?jī)蓚€(gè)電阻的比值決定相應(yīng)的Vref,i,可以使得Vref,i不受工藝角、電壓和溫度(PVT)的影響。多個(gè)通過1 位量化器的信號(hào)在鎖存后將產(chǎn)生一個(gè)溫度計(jì)編碼輸出,然后由溫度計(jì)編碼到二進(jìn)制編碼器,最后將得到一個(gè)B位二進(jìn)制碼[28]。

圖13 Flash ADC 和動(dòng)態(tài)比較器的原理圖[28]Fig.13 Schematic of the Flash ADC and dynamic comparator[28]

逐次逼近型模數(shù)轉(zhuǎn)換器(SAR ADC)也可作為離散時(shí)間Sigma-Delta 調(diào)制器中的量化器,此類量化器避免了使用多個(gè)比較器,可以起到降低功耗、提升精度的作用。為了保證逐次逼近型模數(shù)轉(zhuǎn)換器(SAR ADC)轉(zhuǎn)換所需的延時(shí),需要應(yīng)用延遲反饋的方法[29]。圖14為一種采用異步時(shí)序逐次逼近型模數(shù)轉(zhuǎn)換器(SAR ADC)組成的4 位量化器,通過采用不同權(quán)重的電容組成電容陣列,經(jīng)過采樣和量化兩個(gè)階段,最終輸出量化結(jié)果。

圖14 4 位異步逐次逼近型模數(shù)轉(zhuǎn)換器(SAR ADC)的原理圖[29]Fig.14 Schematic diagram of the 4-bit asynchronous SAR ADC[29]

4 結(jié)語

本文總結(jié)了近年來低功耗離散時(shí)間Sigma-Delta調(diào)制器的研究進(jìn)展,從低功耗、高精度應(yīng)用領(lǐng)域架構(gòu)的選擇再到具體的電路設(shè)計(jì)進(jìn)行了詳細(xì)的闡述與分析。結(jié)合改進(jìn)或采用新型積分器架構(gòu)等技術(shù)在降低功耗、提升精度方面進(jìn)行了分析,得到如下結(jié)論:積分器輸出的壓擺率和增益仍然是低功耗離散時(shí)間Sigma-Delta調(diào)制器設(shè)計(jì)面臨的挑戰(zhàn)。在量化器的選擇上,單比特量化和多比特量化各自有優(yōu)缺點(diǎn),需要根據(jù)調(diào)制器的應(yīng)用領(lǐng)域合理選擇。通過本文對(duì)國(guó)內(nèi)外現(xiàn)有研究技術(shù)的總結(jié),在未來低功耗電路設(shè)計(jì)中,需要從調(diào)制器的結(jié)構(gòu)上有所突破,從整體結(jié)構(gòu)到子電路模塊,逐層深入進(jìn)行電路的優(yōu)化設(shè)計(jì),將離散時(shí)間Sigma-Delta 調(diào)制器與逐次逼近型模數(shù)轉(zhuǎn)換器(SAR ADC)或者閃存型模數(shù)轉(zhuǎn)換器(Flash ADC)相結(jié)合,降低量化噪聲和時(shí)鐘抖動(dòng)等非理想因素的影響,在低功耗的同時(shí)往高精度、高帶寬的方向發(fā)展。