非理想數字頻率合成情況下的數字下變頻器的設計

徐 超

（中國電子科技集團公司第五十四研究所 河北 石家莊 050081）

0 引言

數字下變頻技術是軟件無線電接收機的核心技術之一，其性能優劣對整個軟件無線電系統的穩定性、可靠性產生深遠的影響。數字下變頻器位于接收機前端模數采樣器與后端可編程處理器之間，主要完成對中頻數字信號的混頻正交基帶變換和濾波[1]。

混頻正交基帶變換是對采樣的數字序列分別與兩個正交序列cos（ω0nTc）和sin（ω0nTc）相乘，將中頻信號進行搬移得到基帶信號。在工程實現中，正交序列可以利用直接數字頻率合成器（Direct Digital frequency Synthesizer,DDS）產生[2]。

實踐證明DDS中ROM存儲器的有限字長會使其輸出產生噪聲，V.F.Kroupa對這一現象做了理論分析[3]。本文分析了DDS非理想輸出及其導致的數字下變頻器性能損失，并提出下變頻器的改進措施，最后通過實例仿真對分析正確性和改進的有效性進行了驗證。

1 系統模型

1.1 數字下變頻器的組成

數字下變頻器主要由模數轉換模塊（analog-to-digital conversion,ADC）、DDS、濾波器組、乘法器等模塊組成，結構見圖1[4]。ADC對中頻信號r（t）進行采樣，采樣頻率fs需滿足帶通采樣定理，ADC輸出R（n）和DDS產生的正弦序列cos（ωn）混頻相乘，下變頻至基帶，再通過低通濾波器組形成同相信號I（n），低通濾波器組由級聯抽取、FIR整形等濾波器級聯而成，完成數字信號的低通濾波、采樣率轉化等功能；序列R（n）和DDS產生的余弦序列sin（ωn）混頻相乘，后續處理和I（n）信號處理類似，得到正交信號Q（n）。I（n）、Q（n）兩路信號不僅速率低，并且包含原始中頻信號的有效信息，將被送往后級進行信號處理。本文假設ADC、濾波器組均為理想器件。

1.2 DDS工作原理

DDS的工作原理框圖見圖2[5]。

在頻率為fs的時鐘脈沖（脈沖頻率等于ADC的采樣頻率）的控制下，二進制累加器（由二進制加法器、相位寄存器、反饋線3部分組成）輸入為N比特二進制數K（稱K為DDS的頻率控制字），累加器輸出結果為N比特二進制數據，稱為相碼，該相碼經數據舍位，取高A比特作為查表地址輸入正余弦檢索表，進行相位碼—幅值碼變換后，輸出幅度D比特量化值?；贒DS工作原理，可以看出它具有下列若干特點。

（1）DDS的頻率控制字K由N比特的二進制數組成，故頻率分辨率等于最低輸出頻率，只要N足夠大，即累加器的比特位數具有足夠長度，總能得到所需的頻率分辨率。輸出頻率f0由頻率控制字決定：。

（2）根據DDS的工作原理，以下3點將會限制其性能：①根據取樣定理，輸出正余弦信號的最高頻率將低于參考時鐘fs的一半，故要提高輸出頻率將受到器件（如ADC、正余弦檢索表）的速度限制。②DDS輸出信號中雜散寄生分量大，其中輸出高頻尤甚，它無法達到PLL頻率合成的頻譜純度。③DDS的功耗與其時鐘頻率成正比，故在供電受限的場合且又要求有較高頻率輸出，DDS的使用受到限制。

2 系統性能分析

本文主要研究非理想DDS對下變頻器產生的影響，假設ADC、濾波器組均為理想器件。數字下變頻中的理想DDS應具備以下兩個條件：（1）沒有相位舍位；（2）正弦、余弦幅值采用全精度。

由此，理想DDS輸出樣本序列為：

2.1 DDS相位舍位

實際的DDS，一般只取相位累加器輸出的高A位來尋址檢索表，而舍去低B位（B+A=N），這就引入了相位舍位誤差。舍位后的累加器輸出的相位序列為：

此處mod表示模除運算。對任意兩個整數p、q，mod（p、q）=p-int（p/q）q，其中int（·）代表取整運算。

理想DDS輸出的相位序列為：

根據式（2）和式（3）得到相位舍位所產生的相位誤差序列為：

DDS的輸出序列可表示為：

因為0 ≤εp(n) <2B，故有：

所以：

把式（5）三角展開后，并結合式（7）可得到實際中進行相位舍位處理的DDS輸出：

εp（n）可以近似看作是對連續鋸齒波εp（t）的采樣[6]，其中鋸齒波的幅度為2B，周期為2BTs/K，其中，將εp（t）展開成傅立葉基數，得到：

由此可以得到相位舍位后混頻器輸出為：

由式（11）可以得出：由DDS相位舍位帶來的輸出頻率雜散的分布和大小情況與K、B、fs3個參數有關。

（1）相位舍位比特數B越小，舍位誤差導致的最強雜散幅值越小。

（2）對于不同的K值，只要GCD(K,2B)相同，這時輸出雜散頻率間隔相等，只是位置不同，幅度值的變化趨勢也不同。

（3）如果K為奇數，雜散頻率間隔最小，為，如果信號帶寬超過，此時混頻器輸出頻譜發生混疊，低通濾波器組將無法濾出正確信號。

（4）如果K為2B的整數倍，此時DDS輸出無雜散，DDS理想輸出。

通過以上分析可知，若要減少DDS的相位舍位所造成的雜散噪聲，可以采取以下措施：（1）選用相位舍位比特數B較小的DDS器件，減少雜散頻率的數量及強度；（2）對頻率控制字K進行精心選擇，使之等于2B的整數倍，此時可以完全消除相位舍位引起的雜散噪聲；（3）對DDS輸出進行帶通濾波，濾除雜散，改進后的數字下變頻結構見圖3。

采用措施1，涉及元器件的選型，DDS舍位比特數B越小，模塊存儲等資源占用越多，成本也越高。在實際設計中，要折中考慮性能與成本，選擇合適的DDS型號。

采用措施2，所謂對頻率控制字K進行選擇，歸根結底還是對采樣時鐘頻率fs進行合理的選擇，此時如果fs和后續FPGA算法時鐘頻率不匹配，那么需要數字下變頻中的低通濾波器組進行額外的插值和抽取等速率匹配工作。

采用措施3，fs只需滿足帶通采樣定理，和后續FPGA算法時鐘頻率容易匹配，此時低通濾波器組的設計相對簡單，但考慮到DDS輸出頻譜的正負半軸的非對稱性，需要對帶通濾波器的通帶、過渡帶、阻帶進行選擇以過濾全部雜散。

2.2 幅值量化帶來的噪聲

在幅度量化的條件下，DDS的輸出信號等于理想DDS輸出疊加幅度量化誤差。設正弦、余弦幅度值用D比特二進制數來表示，且正余弦檢索表由2N個地址組成，則ROM中存儲的幅度量化序列sq（n）為：

相位累加器輸出的相位序列是以μ=2N/GCD(2N,K)為周期的周期序列，因此幅度量化誤差序列

也是周期為μ的周期序列。

可見，幅度量化的影響是在DDS的輸出中引入頻率間隔為△f=fs/μ的離散雜散分量，我們用輸出信號與量化噪聲功率之比（SQR）來衡量。當DDS滿幅度輸出時有：

其中D如前所述，是幅度量化的比特數，當D一定時，其噪聲功率就一定。注意SQR只給出信號功率與量化噪聲功率之比，并未描述雜散的分布及最大噪聲電平。

如果DDS不是滿幅度輸出，而是以滿幅的1/FFS輸出，由于噪聲能量恒定，所以會引起SQR下降：

SQR=1.76+6.02D-20log(FFS)(dB)

由上述可知，信號與量化噪聲比隨D的增大而提高，上述結論是在μ=2N/GCD(2N,K)很大時得到的，如果μ很小，此時幅度量化噪聲功率將集中在幾個重要雜散頻率分量上[5]。另外，量化噪聲的功率一定時，采樣頻率由fs提高到fs1，會使噪聲功率在更寬的頻率范圍內分布，從而改善SQR，即滿足：

SQR=1.76+6.02D-20log(FFS)+10log(fs1/fs)(dB)

3 仿真及結論

為了驗證以上的理論分析結果及設計可行性，在MATLAB中編寫程序對下變頻器過程進行仿真。配置下變頻輸入中頻窄帶信號r(t)帶寬10 MHz，載頻140 MHz，根據中頻采樣定理，為了采樣后不發生頻譜混疊，采樣速率fs滿足

DDS頻率控制字K位寬N=0。

圖4為選取fs=100 MHz，截斷位長B=0（左上部分A）、B=4（左下部分B）、B=5（右上部分C）、B=6（右下部分D）情況下DDS的輸出π歸一化頻譜，圖中頻譜范圍為。

此時混頻頻率為40 MHz，對應K=40×210/100≈408。?

從圖4可以看出，當舍位比特數B分別等于0，4，5，6時，雜散譜線數量分別為0，1，3，7，雜散譜線數量為2B/GCD(2B,K)-1，并且通過比較可得，舍位比特數減一，雜散性能改善約6 dB。這驗證了選用舍位較小的DDS器件，可以減少雜散頻率數量及幅度的設計措施的正確性。

圖5仿真采樣率選擇為fs=64 MHz的情況，此時混頻頻率為12 MHz，對應的頻率控制字K=12×210/64=192，DDS相位舍位設置與圖4-D相同（B=6），得到的DDS的輸出π歸一化頻譜。

從圖5可以看出，同樣B=6，通過選擇將采樣率fs=100 MHz改變為fs=64 MHz，相應的混頻頻率控制字也由K=40×210/100≈ 408改 為K=12×210/64=192，此 時GCD(2B,K)=2B，DDS輸出沒有雜散。這驗證了非理想DDS存在相位舍位的情況下，可以對采樣頻率進行選擇，使對應的混頻頻率控制字等于2B的整數倍，完全消除相位舍位造成的雜散。

圖6仿真fs=100 MHz，截斷位長B=6，DDS的輸出有雜散的情況下，對DDS進行帶通濾波的結果如下。

從圖6可以看出，通過DDS后面添加帶通濾波器，可以有效地濾除雜散，這驗證了改進后數字下變頻（圖3）的有效性。

圖7仿真輸出量化位數D與SQR的關系，其中藍色圓圈分別表示在采樣率fs=200 MHz情況下不同量化位數對應的輸出SQR仿真值，紅色虛線表示SQR-D理論關系（式（14）），紫色實線帶圓圈標記表示提高采樣率fs=400 MHz后的SQR-D仿真曲線。

由圖7可以看出，藍色圓圈基本與紅色虛線重合，這驗證了式（14）的正確性，圖中紫色圓圈在藍色圓圈之上2～3 dB，這驗證了在量化噪聲滿足高斯白噪統計特性時，提高采樣率能夠相應提高SQR性能的結論。

通過以上仿真，可以確定前文非理想DDS輸出雜散及噪聲分析的正確性，也可以驗證本文提出的基于非理想DDS的數字下變頻器的改進措施的有效性。

4 結語

由于DDS的雜散會導致數字下變頻器輸出信號發生頻譜混疊現象，故本文首先研究DDS數字處理流程，然后分析其輸出雜散產生的原理，最后針對性地提出能夠克服DDS雜散的數字下變頻器的設計方法，得到性能更優的數字下變頻器。