一起合并單元異常大數引起220 kV保護誤動事件與防范

陳偉華，馬秀林，管晟超，張 靜，葉仁杰，李明躍，黃 鎮

(1.國網浙江省電力有限公司臺州供電公司，浙江 臺州 318000；2.國網浙江省電力有限公司培訓中心，浙江 杭州 310015）

關鍵字：合并單元；異常大數；繼電保護；誤動

對于不涉及系統穩定的220 kV智能變電站[1]，普遍采取模擬量輸入式合并單元給間隔層保護和測控提供采樣數據。合并單元作為提供采樣電流、電壓的過程層設備，用以對來自TV/TA數據進行時間相關組合，將組合后數字量依照IEC 61850規定格式發送給間隔層和站控層設備[2]。一旦合并單元異常，將導致間隔層設備采樣到錯誤數據，做出錯誤邏輯判斷，引發保護誤動/拒動、測控誤遙測等嚴重問題[3-5]。本文分析了一起220 kV主變保護中壓側合并單元異常大數導致誤動的事故，并提出改進措施。

1 事故簡述

220 kV事故變電站220 kV側為雙母接線，110 kV側為單母分段接線，35 kV為單母分段接線。該220 kV事故變#2主變采用主后備一體化主變保護，雙重化配置，故障前系統運行方式及示意圖如圖1所示。

圖1 故障前系統運行方式及相關接線

某年6月17日0:20:30，在一次設備無任何故障情況下，220 kV事故變#2主變第二套差動保護動作，#2主變三側開關跳閘，#2主變第一套保護未動作。所有110 kV出線下一級110 kV變電站110 kV備自投均正確動作，220 kV事故變35 kV母分備自投正確動作，故本次事故未造成負荷損失。

2 現場信息記錄及試驗

2.1 事故跳閘現場處理

搶修人員達到現場后開展檢查，結果如下。

保護檢查：#2主變第一套保護未動作，跳閘前三相差流正常。#2主變第二套差動保護動作，縱差A相差流1.1 kA，B相差流2.2 kA，C相差流1.35 kA。跳閘前0:16:08，報“#2主變第二套保護SV總告警”“#2主變第二套保護裝置異常”信號。

錄波檢查：查詢錄波信息發現#2主變中壓側B、C相0:15:58起至跳閘時段有錄波電流波形異常。

檢修人員達到現場時，實時錄波顯示#2主變第二套中壓側合并單元異常波形仍存在。

2.2 間隔層設備信息記錄

2.2.1 主變保護記錄

檢查主變保護裝置記錄，主變保護裝置報接收合并單元雙AD不一致告警，0:20:30差動保護動作。

檢查主變保護裝置錄波，保護電流通道出現比較明顯的異常大數，其中B相、C相雙AD通道均明顯異常，且動作后異常數據仍未消失。

2.2.2 網分報文記錄

檢查異常時間段網分裝置報文，相關通道分析如下：

保護電流通道（AD自采）均存在異常大數，其中保護Ia_AD1僅個別異常數據，保護Ia_AD2、保護Ib_AD1/AD2、保護Ic_AD1/AD2較為頻繁。

測量電流通道（AD自采）未出現異常數據。

級聯電壓通道（SV接收、AD自采）未出現異常數據。

備用保護電流部分通道異常，備用電壓通道未出現異常數據。

2.2.3 合并單元記錄

合并單元間歇性告警AD自檢異常，無其他異常告警。（說明：“測量值：00000002”指AD采5 V電源異常，對應AD自檢通道5V_AD1/AD2）。

2.3 現場試驗定位

現場采用復位CPU、復位AD、復位FPGA，采樣異常無法消除；重配置FPGA門電路后，采樣異常現象消失，故排除CPU、軟件、AD芯片等問題，確定為FPGA邏輯門電路錯誤引起兩片獨立AD芯片采樣數據同時異常。

3 事故原因分析

3.1 AD芯片通道對應關系

AD芯片（UAA4和UAC4）實現保護量獨立雙AD采樣，AD芯片（UAB4和UAD4）實現測量量單AD采樣，AD采樣通道分布如表1所示。

由“2.2間隔層設備信息記錄”知，保護雙AD通道均異常，而測量AD正常。5 V自檢通道異常，而±12 V自檢通道正常。結合表1可知，異常通道均存在于AD芯片UAA4和UAC4，而其他AD芯片正常。

表1 AD采樣通道分布

3.2 AD芯片與FPGA的關系

故障合并單元采用一塊FPGA芯片控制所有AD芯片數據讀取、串并轉換等功能。異常時間段網分報文表明，用于保護電流采集的2路AD芯片對應的全部采樣通道存在異常數據，而另3塊AD芯片對應的采樣通道數據（包括測量電流）未出現異常。

進一步分析可知合并單元雙AD異常大數是FPGA邏輯門在AD芯片采樣接口處理環節出錯，因為FPGA邏輯門與每個AD芯片一一對應，以實現各通道數據的串并轉換，此處邏輯門錯誤將會單獨導致相關聯AD芯片通道的數據異常。

3.3 串并轉換機制分析

合并單元中每個AD芯片采集6個通道數據，每個通道數據16位。AD芯片以80 ns為周期，按串行方式依次輸出6個通道數據96個比特位采樣值。FPGA芯片針對每個AD芯片配置了16個邏輯單元，實現AD采樣結果串并轉換。AD芯片由高到底串行輸出數據，最高位的數據bit95進入FPGA后，首先在邏輯單元0中進行寄存。在下一個輸出周期到來時，邏輯單元0的數據bit95移入高位邏輯單元1中，同時邏輯單元0寄存最新進入的數據bit94。如此重復，經過16個周期后16個邏輯單元就鎖存串行輸入的16位AD采樣結果bit95～80，完成1個AD數據通道的串并轉換。

從AD1、AD2原始數據中摘出異常采樣點高8bit，分析表明：AD1從bit12開始出錯，即高4bit出錯，且bit12～15值固定且為1；AD2從bit11開始出錯，即高5bit出錯，其中bit12～14值固定且為1。

3.4 FPGA邏輯單元異常分析

每個AD芯片對應16個邏輯單元，則5片AD芯片共80個邏輯單元分布在11個不同邏輯陣列塊中，每個邏輯陣列塊可配置16個邏輯單元，如表2所示。

AD1的LE標記為b0～b15；AD2的LE標記為c0～c15。由表2可知AD1的bit12的邏輯單元b12和AD2的bit11、bit12和bit15的邏輯單元c11、c12和c15均位于邏輯陣列塊LAB_X3_Y11中。

表2 LE（邏輯單元）分布表

因此，可以進一步縮小FPGA異常的范圍：邏輯陣列塊LAB_X3_Y11中涉及邏輯單元的公共部分出現異常，導致用于第1路ADbit12和第2路ADbit11、bit12和bit15采樣數據移位寄存的邏輯單元b12、c11、c12和c15同時出現異常，使得AD1數據的高4位和AD2數據的高5位出現由0～1的隨機翻轉。

3.5 FPGA邏輯整列塊異常分析

現場更換整套合并單元，并將故障合并單元進行測試，進行-40～70℃高低溫循環烤機測試。

測試表明FPGA芯片經長時間溫變產生芯片失效，導致邏輯陣列塊出現異常0～1單粒子翻轉［6-7］（FPGA型號EP4CE30F23，美國ALTERA，年失效率為0.0004%）。

4 雙AD異常大數解決方案

優化FPGA的LE（邏輯單元）分配。保護AD1和AD2的LE分布在不同LAB（邏輯陣列塊），防止單個LAB異常引起多路AD采樣異常。

增加FPGA冗余處理和異常檢測。將AD串并轉換雙重化，雙路串并轉換執行校驗碼互驗，如圖2所示。

圖2 優化后AD采樣原理示意圖

實現AD采樣元器件級雙重化。雙重化AD芯片采樣接口處理門邏輯或雙重化FPGA芯片。故障合并單元采用“雙AD+單FPGA”模式，改進采用“雙AD+雙FPGA+互校”（失效率0.0004%兩塊FPGA同時失效可能性為0），如圖3所示。

圖3 優化后AD采樣元器件結構

5 結束語

合并單元是智能站最重要的過程層設備，目前相關規范[8-9]只對AD數據不一致且僅一路AD采樣異常作了規定。通過本文可知當包含不同AD芯片邏輯單元（LE）的公共邏輯陣列塊（LAB）失效引起單粒子翻轉時會造成雙AD采樣均異常大數，導致保護誤動。基于此本文提出優化LE分配、增加冗余處理和異常檢測、采樣元器件雙重化3點整改措施。