數字電路系統可測性設計(DFT)技術實現方法研究

黃小妹

（江蘇省啟東市第二中等專業學校，江蘇啟東，226200）

0 引言

數字電路系統與其自身規模的大小和芯片使用的型號有直接關系。PPC、DSP、FPGA 等是目前市面上使用較多的梳子芯片。大多數芯片采用的都是BGA 封裝，這類芯片不但間距小，而且引腳數量多，且導致數字電路系統上可測試的節點距離也逐漸縮小，該問題的出現非常不利用芯片生產和系統檢測。對于數字電路系統可測試節點的縮小，使邏輯分析儀器和傳統示波器在系統測試方面效率急劇下降，難度急劇上升，為后期的故障檢測及定位工作帶來了一定難度。為了進一步提高數字電路系統的可測試性和步驟簡化性，在該系統的設計過程中就要對該問題就行充分考慮。文章通過與數字電路系統優勢的結合，重點對邊界掃描原理的結構性、可測性設計在數字系統硬件中的實現做了深入探究。

1 邊界掃描測試原理

邊界掃描標準是聯合測試小組在1985 年制定的檢測PCB 和IC 芯片的一個標準，該標準在1990 年被修改成為一個IEEE 的標準，這就是IEEE1149.1。隨著科技時代的發展，IEEE1149.1 已逐漸成為測試數字電路系統的主要技術。這種測試標準的使用，不僅能監測數字芯片輸入和輸出的管腳狀態，還對芯片的工作情況和斷、開路故障實施精準定位[1]。數字芯片的內部與管腳都是以邊界掃描測試為背景，并在此基礎上添加掃描單元，最終利用邊界掃描單位來監控芯片的引腳狀態。通過上述原理對邊界單元進行掃描，將邊界單元的指定狀態從測試數據端口進行輸入，然后串行移位到輸出引腳，在邊界掃描工作狀態不變的情況下，采集輸入引腳的響應，最后將響應值和輸入數值相比對，以此判斷芯片之間的故障。數字電路系統中大部分使用的數字芯片在標準選擇方面都是符合IEEE1149.1 測試規范的。而PPC、DSP、FPGA 等芯片由于BGA 封裝原因的不同，導致物理探針和管腳之間的距離狹窄，無法接觸。該情況的出現為數字電路系統邊界掃描故障測試帶來了困難，也正是因為這種現象的出現，所以在數字電路系統硬件設計過程，必須充分考慮DFT 技術的結構性，為后期簡化測試步驟提供有力支撐。

2 可測性設計的實現

DFT 可測試性設計是針對數字電路系統展開的全面測試，是對整個系統結構性的測試，不單單指系統和電路設計過程中的測試問題。數字電路系統芯片之間的互聯故障測試主要依靠該系統提供的結構性邊界測試標準來實現的。所以，在數字電路系統設計過程中，有關邊界測試性的設計，首先，邊界掃描器件要滿足IEEE1149.1 標準；其次，還要對邊界掃描器件的管理連接方法進行完善。比如：PPC、DSP、FPGA 等類型的芯片，在工作狀態下也可進行邊界掃描，但其設計并不完全符合IEEE1149.1 標準[2]。通過以上闡述，充分印證了要想保障數字電路系統在正常工作狀態下實現模式切換自如，還有無法全部實現。

■2.1 串行邊界掃描鏈

在電路系統中，邊界掃描的基礎測試是以掃描鏈路為背景，然后通過并行、串行以及獨立路徑的連接方式進行測試。串行的方式很簡單，不需在模塊上增加額外的電路，只需要一個JTAG 接口直接連接到邊界掃描控制器上即可。串行方式比較適用于功能模塊少的，且各個組件之間的連接關系比較簡單的系統。采用這種串聯方式可實現最簡單的系統級邊界掃描測試環路，如圖 1 所示。

圖1 串行邊界掃描鏈

串行連接方式的邊界掃描只適用電路連接簡單的系統，如果系統中有鏈路的芯片損壞或者空槽的問題的出現，那么整個系統的邊界掃描鏈路就會斷開，無法繼續工作。除此以外，當需要對某個器件進行重復掃描時，這時會進行串行移位操作，該操作非常繁瑣，且時間較長。還有一種可能發生的問題就是，進行反復的邊界掃描時，部分數據會涉及到手動修改，在手動修改過程中，不僅容易出錯，還比較浪費時間。因此，邊界掃描在串行連接方式中使用較多，若系統連接較為復雜、器件多的情況下不建議使用[3]。

■2.2 并行邊界掃描鏈

并行連接的方式是對鏈路進行分割管理，這種連接方式明確了鏈路。簡化了芯片對各鏈路條的管理，簡化程序尤其體現在串行移位操作步驟，增加了鏈路掃描的靈敏性。如圖2 所示，在整個數字電路系統中，所有需要處理的模塊都是并聯在測試總線上，若其中的一個模塊有損壞，其他模塊也會正常工作，不會受影響。這種并行鏈路掃描方法是實現稍微有一點復雜，具體操作步驟是將每個通用處理模塊都添加掃描芯片。掃描芯片的作用是將通用模塊內部的掃描鏈路有序區分開來，最后按照每個區域規則分配獨立掃描鏈路。

圖2 并聯連接邊界掃描鏈

■2.3 獨立的邊界掃描鏈

圖3 所示為獨立邊界掃描鏈，該掃描鏈的組織方式是為各個模塊提供單獨的掃描測試，其中每個模塊的掃描連接測試口和測試總線都是獨立的，這也是實現模塊級邊界掃描測試的方式之一。獨立邊界掃描鏈中，各個模塊之間的鏈路都是相互隔開的，相互配合實現系統級邊界掃描測試難度較高，操作復雜。若電路系統規模較大，那么系統內部的模塊數量也逐漸增多，那么背板用于測試總線的空間不足，所以這種情況下不太適用改方式進行掃描。

圖3 獨立邊界掃描鏈

■2.4 兼容性設計

邊界掃描的測試和工作模式來回切換，都離不開數字芯片的支持。為了保證數字電路系統各個模塊的正常工作，在通用處理模塊設計環節，應通過數字芯片的特性，來延伸邊界掃描模式和系統工作模式的切換的兼容性設計。

■2.5 JTAG 引腳的兼容性設計

傳統的數字芯片在對數字電路系統進行邊界掃描時，可在原有的芯片基礎上增加額外的JTAG 引腳，而系統需要對增加的引腳進行兼容性設計，使其能夠正常的工作。如：TI公司DSP 芯片增加JTAG 引腳，是以IEEE1149.1 標準為基礎增加的，而增加的引腳可對系統的工作狀態進行切換，同時，實現JTAG 邊界掃描。當對DSP 芯片進行仿真試驗和正常工作狀態進行調試時，兩個信號均需向上拉，此時JTAG 接口處是無效的。對于 XILINX 公司的XC4000E/EX/XL 等類型的 FPGA，在添加邊界掃描模塊時需在系統配置之前進行設計，這是與其他類型芯片不一樣的地方[4]。

3 簇測試設計

簇(Cluster) 是非邊界掃描器件。具體指符合邊界掃描標準的數字芯片，其中還包括電子轉換器、傳輸器和緩沖器的數字芯片。簇測試采用的測試方法一般是建立虛擬測試通道。該通道主要是為了給兩種器件提供掃描測試通道。這兩種分別是不具備邊界掃描和具備邊界掃描的器件，詳情可見圖4。

圖4 簇測試原理

根據圖4 的簇測試原理可見，簇件器1 和2 都與邊界掃描器相連接。簇器件1 的輸出可以通過邊界測試器的測試總線在簇器件2 進行讀取。同樣的測試方法，簇器件2的輸出也可在簇器件1 讀取。簇模型是一種軟件器件模型，這種模型主要是在邊界掃描控制器無法獲取被觀測網表面簇器件性質而設計的。對于該模型的使用不僅是為了給非邊界掃描器件提供信息，還間接增加電路故障測試覆蓋率。非邊界掃描器件中，有的具有直通特性，比如：驅動器、串聯電阻等。鑒于該情況的存在，對于器件邏輯值的輸出可以不變。但為了使利用簇模型合并的網表規模達到理想目標，可以充分利用器件的這個特點[5]。

4 實驗結果

利用邊界掃描測試對數字電路系統進行故障診斷，詳情如圖5 所示。邊界掃描測試系統主要可劃分為三部分，分別為主控計算機、邊界掃描控制器和待測模塊。將待測模塊與邊界掃描控制器相連接，然后利用USB 和PCI 總線將連接好的邊界控制器與主控計算機連接。

圖5 邊界掃描測試系統

DFT 技術使用前后，在故障覆蓋率、定位精準度、時間以及測試范圍數據方面的對比都有不同程度的差距。DFT技術在使用后，數字電路系統的測試性幅度大大提升。DFT技術使用前，由于數字電路系統內部邊界掃描沒有規律和組織性，導致芯片無法實現協同掃描，同時，獲取的管腳值也無法進行對比。由于DD R等存儲芯片均被當做普通器件，通過控制與之相連的數字芯片的邊界掃描寄存器，產生測試序列，選取地址并進行讀寫內容校驗即可，所以采用通用測試程序即可完成存儲器測試。

為了驗證待測系統在應用DFT 技術后對邊界掃描系統實現管腳級故障定位的準確性，可在DFT 設計后的待測系統中某個模塊的 DSP 與 FPGA 之間的某條互連線通過跳線設置為短路，利用邊界掃描系統進行測試，并與實際情況相比較，觀察位置是否相符。個方面研究了超大規模數字電路的結構性可測性(DFT)設計實現方法，并在某大規模數字系統中成功應用了該技術，實現了一鍵式互連故障診斷及可掃描網絡故障精確定位。該技術對邊界掃描測試技術在大規模數字電路故障測試中應用具有一定的指導作用。

5 結論

數字電路系統的整體結構較為復雜，集成難度非常高，再加之其使用的芯片間距小和物理探測點少的問題，充分證明了該系統的診斷難度和復雜程度。借助IEEE1149.1 兼容的這類數字芯片在測試方面的優勢與數字電路系統的可測性（DFT）技術的配合，可搭建結構簡單、診斷精度高的故障測試系統。全文通過掃描鏈路、模塊兼容性等方面對數字電路系統的結構可測性（DFT）設計方法進行延伸分析，并成功的將其技術應用至該系統，進一步實現了對數字電路系統互聯障礙的診斷及準確定位。同時，該技術對邊界掃描測試技術在數字電路故障測試中還具有一定的指導作用。