一種通用無線電監(jiān)測主控板設計

無錫華普微電子有限公司 沈小波 郝國鋒 諸驍

針對無線電監(jiān)測設備的多制式、小型化、便攜式及低功耗等要求，設計了一種小型化多制式通用無線監(jiān)測主控板。該系統(tǒng)采用軟件無線電思想，以ZYNQ系列片上系統(tǒng)（System on Chip， SoC）作為主控單元，采用可編程射頻芯片AD9361為射頻收發(fā)單元核心，開發(fā)了系統(tǒng)處理軟件和測試軟件，最后進行了系統(tǒng)收發(fā)功能實驗驗證。結果表明，該系統(tǒng)可以穩(wěn)定可靠的接收無線電信號，可應用于民用無線電監(jiān)測、軍用小型無人機以及單兵設備，具有極大的商用價值以及軍用價值。

隨著無線通信技術快速的發(fā)展，各類無線電通信業(yè)務應用日益廣泛，無線電監(jiān)測系統(tǒng)作為監(jiān)測和管理無線電的重要設備，得到了長足發(fā)展。傳統(tǒng)監(jiān)測系統(tǒng)具有體積大、制式和頻段單一、不易攜帶、不便裝備于小型化特殊裝備等缺點。目前新體制無線電監(jiān)測系統(tǒng)已經(jīng)得到應用，大多是采用將無線電信號變頻至中頻信號范圍，在模數(shù)轉(zhuǎn)換之后，通過FPGA或DSP進行數(shù)據(jù)處理，最后傳輸至PC機實施信號分析。市場現(xiàn)存的新體制無線電監(jiān)測設備也存在諸多缺點，如德國的羅德史瓦茲公司推出的幾種無線監(jiān)測系統(tǒng)，由于價格昂貴限制其廣泛應用。相對于國外的無線電監(jiān)測系統(tǒng)，國內(nèi)的無線電監(jiān)測系統(tǒng)架構大多是傳統(tǒng)測量技術的無線電監(jiān)測系統(tǒng)，雖然價格上具備一定優(yōu)勢，但是國產(chǎn)的無線電監(jiān)測系統(tǒng)產(chǎn)品系列還不夠完善，技術上還不夠成熟，與主流產(chǎn)品相比性能差距較大，國產(chǎn)系統(tǒng)目前不能完全滿足國內(nèi)的無線電監(jiān)測要求。

針對目前無線電監(jiān)測系統(tǒng)存在的諸多問題，本文設計了一種基于軟件無線電技術，以可編程射頻芯片AD9361和SoC為處理核心的通用無線電監(jiān)測主控板，通過可編程配置技術，實現(xiàn)對現(xiàn)有的多種通信制式信號的接收。

1 總體方案設計

本文設計的通用無線電監(jiān)測主控板是基于軟件無線電的思想建立的硬件平臺，主要包括：天線接口、信號調(diào)理電路、射頻收發(fā)控制器、SoC控制器、驅(qū)動軟件及應用軟件幾部分，無線監(jiān)測主控板的系統(tǒng)框圖如圖1所示。主控板由射頻收發(fā)器接收空間無線電信號，經(jīng)過信號濾波、A/D轉(zhuǎn)換等操作后將轉(zhuǎn)換后的數(shù)字信號傳遞給SoC，SoC對數(shù)字化信號進行處理，得到基帶信號后進行信號處理算法，最終分析出無線電信號特征。

圖1 系統(tǒng)硬件框圖Fig.1 System hardware block diagram

2 系統(tǒng)硬件設計

無線電監(jiān)測主控板的硬件平臺由射頻電路、基帶處理電路、接口電路、時鐘電路和電源電路組成。基帶處理電路部分采用SoC作為主控處理器，通過數(shù)字數(shù)據(jù)接口同時完成對發(fā)射信號的編碼調(diào)制和對接收信號的解調(diào)解碼，并完成對數(shù)據(jù)的分析和處理。

2.1 主處理器模塊

主處理器模塊采用控制器芯片是XC7Z045-2FFG900I。該芯片是Xilinx公司推出最新一代Zynq-7000系列可編程SoC芯片，集成了ARM Cortex A9和Kintex-7系列FPGA。FPGA與ARM之間通過片內(nèi)高速AXI總線完成數(shù)據(jù)交換，與較傳統(tǒng)的硬件處理平臺相比具有數(shù)據(jù)傳輸延時低、數(shù)據(jù)率高、開發(fā)流程簡單等特點。另外，片內(nèi)的兩個高速的ARM處理器核，每個處理器核的運算速度均可達到2.5 DMIPS/MHz，運行頻率最大800MHz，內(nèi)置USB2.0接口、CAN2.0接口、SPI接口、UART接口以及PCI-e、高速以太網(wǎng)接口等外部接口；片內(nèi)Kintex-7系列FPGA邏輯資源豐富，為快速的并行處理提供支撐。選用的SoC芯片可以極大的提高系統(tǒng)性能、降低開發(fā)難度、縮短開發(fā)時間。

2.2 射頻電路

選用AD9361作為射頻電路的核心模塊，外部通過巴倫、匹配電路等器件進行信號調(diào)理，通過SMA連接天線進行信號接收與發(fā)射，一個通道的射頻電路硬件架構如圖2所示，其中虛線部分是發(fā)射部分電路，作為接收端使用時不再需要虛線內(nèi)部電路。

圖2 部分射頻電路硬件架構Fig.2 Part of RF circuit hardware architecture

AD9361采用零中頻架構、小尺寸及超低功耗設計。芯片頻率覆蓋范圍70MHz～6000MHz，支持最新的標準通信協(xié)議，全面兼容現(xiàn)有的通信制式。芯片內(nèi)部具有自動/手動增益控制、正交誤差和直流偏置校準功能。AD9361具備可配置數(shù)字接口，基帶處理電路通過軟件配置實現(xiàn)對芯片控制，提高了系統(tǒng)的靈活性，簡化了處理器模塊的算法的設計。因此，選用高集成度的射頻芯片AD9361，極大的降低了硬件成本，縮短了研發(fā)周期，這為小型化、低功耗的多制式的無線監(jiān)測系統(tǒng)設計提供極大的便利性。巴倫選用型號為TCM1-63AX+，是一款表貼射頻變換器，具有優(yōu)越性能，其工作頻率范圍為10MHz～6000MHz，可以覆蓋的70MHz～6000MHz全頻段。把巴倫應用在接收端時，實現(xiàn)非平衡信號向平衡信號轉(zhuǎn)換，應用在發(fā)射端時相反。匹配電路作用在于驅(qū)動發(fā)射信號功率和降低射頻信號泄露。

2.3 電源及時鐘電路

系統(tǒng)電源采用DC-12V輸入，電源電路提供工作電源種類為5V、3.3V、2.5V、1.8V、1.5V、1.3V、1V和0.75V。采用2片四路輸出的DC-DC模塊LTM4644為數(shù)字電路部分提供電源，模擬電路部分由LDO模塊ADP1755提供穩(wěn)定可靠的電源。印制板上應使用足夠的去耦電容以保證供電電源性能。整個系統(tǒng)時鐘信號包括：AD9361參考時鐘40MHz和SoC系統(tǒng)工作時鐘33.333MHz和延時校準時鐘200MHz。其中SoC系統(tǒng)工作時鐘和延時校準時鐘通過普通有源晶振產(chǎn)生；AD9361參考時鐘在器件內(nèi)部生成所有數(shù)據(jù)時鐘、采樣時鐘和本振，因此參考時鐘的頻率穩(wěn)定性決定了AD9361采集精度。考慮設計成本，設計采用了40MHz晶體諧振器作為AD9361參考時鐘，通過啟動芯片內(nèi)部的溫度傳感器和數(shù)字控制晶振功能，結合軟件校準算法，保證采集頻率精度控制1KHz以內(nèi)。

3 系統(tǒng)軟件設計

無線監(jiān)測主控板的系統(tǒng)軟件框圖如圖3所示。軟件主要包括嵌入式軟件和底層FPGA邏輯兩部分。ZYNQ系列SoC包括處理系統(tǒng)(Processing System，PS)和可編程邏輯(Programmable Logic，PL)兩部分，其中PS部分包含了最高可運行在1GHz的雙Cortex-A9核，PL部分包含F(xiàn)PGA邏輯單元和DSP資源。本設計使用Xilinx公司提供的Vivado開發(fā)套件進行開發(fā)，Vivado主環(huán)境完成底層FPGA邏輯設計，即PL端自定義IP核開發(fā)；SDK軟件輔助環(huán)境完成嵌入式軟件設計，即PS端的設計軟件設計。

圖3 系統(tǒng)軟件框圖Fig.3 System software block diagram

3.1 嵌入式軟件設計

在PS端搭建了嵌入式Linux操作系統(tǒng)，嵌入式軟件在Linux下使用C語言進行開發(fā)，采用系統(tǒng)內(nèi)豐富的接口驅(qū)動、協(xié)議棧等進行程序開發(fā)，同時通過調(diào)用API函數(shù)實現(xiàn)寄存器的配置選擇，降低軟件的開發(fā)難度。主要完成AD9361初始化和功能配置、底層FPGA邏輯模塊控制以及系統(tǒng)命令解析和轉(zhuǎn)發(fā)等功能，嵌入式軟件主要包括：接口驅(qū)動、命令解析、命令執(zhí)行和數(shù)據(jù)打包等模塊。接口驅(qū)動模塊實現(xiàn)以太網(wǎng)接口驅(qū)動、TCP/IP協(xié)議棧，串口驅(qū)動以及SPI接口驅(qū)動功能；命令解析模塊接收網(wǎng)口和串口下發(fā)的指令信息，并將命令解析后分發(fā)到嵌入式軟件內(nèi)部、AD9361和底層FPGA邏輯模塊，命令解析模塊接收到上報狀態(tài)信息后發(fā)送至接口驅(qū)動模塊；命令執(zhí)行模塊接收到命令解析模塊下發(fā)的命令后在嵌入式軟件內(nèi)部執(zhí)行相關命令操作；數(shù)據(jù)打包模塊能接收并行數(shù)據(jù)處理模塊轉(zhuǎn)發(fā)的ADC采集的原始數(shù)據(jù)和信號處理算法模塊轉(zhuǎn)發(fā)的信號表數(shù)據(jù)，通過預設的數(shù)據(jù)傳輸格式進行數(shù)據(jù)打包發(fā)送至接口驅(qū)動模塊。

3.2 底層FPGA邏輯設計

底層FPGA邏輯主要完成自定義IP核設計，采用Verilog-HDL語言和Block Design設計實現(xiàn)。主要包括SoC參數(shù)配置、AXI總線接口驅(qū)動、并行數(shù)據(jù)處理以及數(shù)字信號處理算法等模塊。AXI總線接口驅(qū)動模塊：調(diào)用開發(fā)軟件提供的IP核AXI4-Stream，在IP核內(nèi)部封裝好自定義程序，用于和PS端的嵌入式軟件進行通信；并行數(shù)據(jù)處理模塊：主要包括通道寄存器映射、公共寄存器映射、數(shù)據(jù)訓練、延時校正、數(shù)據(jù)接收、直流偏置校準、IQ校正和數(shù)據(jù)發(fā)送等功能；信號處理算法模塊：包括數(shù)據(jù)預處理、FFT算法、信號表發(fā)送等功能。

4 系統(tǒng)測試與驗證

本文根據(jù)系統(tǒng)設計指標，開發(fā)了無線監(jiān)測主控板，系統(tǒng)具備4通道收發(fā)能力，能同時監(jiān)測4部無線信號，覆蓋70MHz～6000MHz頻段范圍，最大56MHz接收帶寬，接收靈敏度可達-105dBm，主控板尺寸僅為φ80mm，重量小于100g，功耗不足10W，本文采用LTE-TDD制式20MHz帶寬信號分別對監(jiān)測系統(tǒng)的收發(fā)功能進行測試。發(fā)射的射頻信號在頻譜儀顯示的頻譜波形如圖4所示。

圖4 發(fā)射頻譜波形Fig.4 Emission spectral waveform

通過試驗測試，通用無線電監(jiān)測主控板技術指標如表1所示，滿足系統(tǒng)指標需求。

表1 主控板技術指標Tab.1 Technical specifications of the main control board

5 結論

本文設計的基于軟件無線電的思想，采用SoC和AD9361作為主控芯片的無線監(jiān)測主控板可實現(xiàn)多制式無線電監(jiān)測功能。具有成本低、易攜帶、功耗低等優(yōu)點。由于其系統(tǒng)的易擴展性，該系統(tǒng)可進一步應用在通信偵察和干擾、簡易頻譜儀、便攜式信號源等方面，具有廣泛應用前景。