淺談一種基于AD9910的L波段頻率合成器

許晨煜

（國營蕪湖機械廠，安徽 蕪湖 241007）

當前通信領(lǐng)域向大帶寬、高準確度、高速率低延時的方向迅猛發(fā)展，通信系統(tǒng)內(nèi)各部件的指標要求也逐漸提高。L波段是航空航天通信過程中常用波段，主要用于衛(wèi)星通信、導航識別、詢問應答等系統(tǒng)，對于信息的準確率、時效性、保密性有很高的要求。頻率合成器作為通信技術(shù)的基石，其性能直接決定通信質(zhì)量。DDS直接數(shù)字頻率合成技術(shù)在近年出現(xiàn)并在工程應用方面實現(xiàn)突飛猛進的發(fā)展，本文采用AD9910實現(xiàn)了一種具有較高性能的L波段頻率合成器的設計。

1 DDS技術(shù)介紹

頻率合成（Frequency Synthesizer）是指一個或多個具有高頻率穩(wěn)定度和高精確度的參考信號源，通過頻域的線性運算等信號處理技術(shù)，產(chǎn)生具有同樣穩(wěn)定度和準確度的大量離散頻率的過程。頻率合成器的主要性能指標包括：頻率范圍（帶寬）；頻率分辨率；頻率準確度；轉(zhuǎn)換時間；雜散等。隨著電子技術(shù)的發(fā)展，頻率合成技術(shù)已由直接模擬頻率合成技術(shù)、間接頻率合成技術(shù)發(fā)展至第三代直接數(shù)字頻率合成即DDS技術(shù)。

DDS頻率合成器由D/A轉(zhuǎn)換器（DAC）、相位累加器（PD）、波形存儲器（ROM）、低通濾波器（LPF）等主要部件組成，其工作原理為查找表示的。工作流程為：在每個周期內(nèi)根據(jù)提供的正弦函數(shù)，對基準信號進行采樣，得出不同時刻的相位幅度頻率值，將該三類物理量轉(zhuǎn)換為電壓大小代表的數(shù)字量，該數(shù)字量進行D/A轉(zhuǎn)換并將濾波后輸出平滑正弦波。相對于前兩代傳統(tǒng)的頻率合成器，DDS除了能夠方便地產(chǎn)生方波、三角波、鋸齒波等任意波形外，還具有頻率分辨率高、相位連續(xù)且頻率轉(zhuǎn)換時間短、易于控制等優(yōu)點。由于D/A轉(zhuǎn)換器性能所限以及相位取整等算法的固有因素限制，DDS也存在一些缺點如雜散抑制差、工作頻帶受限，但一般使用條件下其關(guān)鍵性能指標不受限制。

2 方案設計

2.1 AD9910功能介紹

AD9910是ADI公 司 推 出 的 一 款3.3V CMOS直 接數(shù)字頻率合成器，采樣速率高達1GSPS，頻率分辨率0.23Hz。其內(nèi)部集成了14位DAC，可輸出400MHz頻率以內(nèi)的模擬信號。圖1為架構(gòu)圖，圖2為功能塊詳細介紹。與普通DDS芯片相同，AD9910采用波形存儲器+相位累加器+D/A轉(zhuǎn)換器的通用設計，DDS核心的控制信號為幅度頻率相位三類。它有4種工作模式：單頻模式、RAM調(diào)制模式、線性斜坡調(diào)制模式、并行數(shù)據(jù)端口調(diào)制模式。單頻模式下DDS控制信號僅直接來自于圖2中所示可編程寄存器，RAM調(diào)制模式下信號僅來自RAM，線性斜坡調(diào)制模式下控制數(shù)據(jù)來自數(shù)字斜坡發(fā)生器，并行數(shù)據(jù)端口調(diào)制模式下控制數(shù)據(jù)來自高速并口。

圖1 AD9910架構(gòu)

圖2 AD9910功能塊詳解

2.2 方案設計

2.2.1 控制模塊設計

本方案采用FPGA+DDS+倍頻鏈的頻率合成器架構(gòu)，如圖3所示。

由于設計目的是為了檢測某產(chǎn)品定頻工作狀態(tài)下的性能，必要時進行可選的步進1MHz信號輸出，頻率步進時間0.5s，遠未達到AD9910性能上限，因此無需考慮使用并口快速跳頻功能，采用單頻工作模式即可。控制端以Xilinx公司現(xiàn)場可編程邏輯門陣列芯片XC6SLX16作為控制器，以串行碼作為頻率控制字控制AD9910輸出，并以一定周期切換串行碼使頻率在規(guī)定時間內(nèi)步進。XC6SLX16是Xilinx公司工業(yè)級FPGA芯片，具有豐富的邏輯資源，I/O口數(shù)據(jù)傳輸速率高達800Mb/s，支持串行ATA、PCIe、1G以太網(wǎng)等對外高速接口，性價比極高。

XC6SLX16與AD9910主要接口總線圖見圖3。FPGA工作時，首先啟動初始化，對自身、AD9910進行初始化設置片選CS、I/O Reset等信號時序，再設定八位Profile寄存器數(shù)值，當OSK信號有效時信號幅度相位被寫入暫存于Profile， Profile寄存器由專門時鐘信號Sync Clock決定其最短刷新時間，Sync Clock由系統(tǒng)時鐘四分頻而得即250MHz。Profile使能隨I/O Update控制時序生效而定時刷新輸出頻率信號頻率值。

圖3 系統(tǒng)架構(gòu)

2.2.2 倍頻鏈路設計

根據(jù)指標要求，該產(chǎn)品頻率分辨率≤20Hz，頻率范圍1.2～1.6GHz，雜散抑制不少于55dBc，幅度0±1.5dBm。AD9910頻率分辨率在最大系統(tǒng)時鐘1GHz時為109/232≈0.23Hz，因此倍頻鏈放大倍數(shù)不大于64。表1為AD9910寬頻帶范圍下的雜散抑制參數(shù)，由圖可見，僅考慮芯片本體，只有輸出信號頻帶為0～240MHz時雜散抑制不少于60dBc，后級倍頻、信號放大等均會對此產(chǎn)生影響，如果因為一味地減少頻率分辨率而增大AD9910輸出信號頻寬，雖然利用高性能濾波電路可能達到抑制雜散的參數(shù)指標，但信號質(zhì)量必定不佳存在一定風險，增加后期調(diào)試和電裝復雜程度和工作量。

表1 AD9910 SFDR

綜合考慮所有條件，設置AD9910輸出信號頻率范圍72.5～102.5MHz，采用四級倍頻鏈。又因在每一次倍頻后均需濾除雜散，前端DDS輸出信號頻寬達30MHz但最大頻率僅102.5MHz，若前端采用寬帶帶通濾波器，由于鏈路中有放大電路，系統(tǒng)整體濾波效果必然很差，對于濾波器件的性能和電路搭建要求很高。因此將AD9910輸出信號劃分為10個頻段，這樣四路倍頻鏈中濾波器最小帶寬分別為3MHz、6MHz、12MHz、24MHz。前端與后端濾波電路帶寬均較小。本項目無合適的數(shù)控濾波器貨架產(chǎn)品，單個倍頻鏈及前后連接采用程控射頻開關(guān)—濾波器—程控射頻開關(guān)—倍頻—程控射頻開關(guān)的設計，共有四級倍頻。10個頻段的選通主要由XC6SLX16和2個HMC252射頻開關(guān)完成，HM252為3線6出高速無衰減射頻開關(guān)。射頻開關(guān)選頻碼由XC6SLX16產(chǎn)生，與頻率控制字一起智能發(fā)送。圖4為倍頻鏈架構(gòu)。

圖4 倍頻鏈架構(gòu)

3 試驗結(jié)果與結(jié)論

如圖5所示，該系統(tǒng)輸出幅度滿足設計要求0±1.5dBm，且設計中具有調(diào)節(jié)容限，方便隨時自主調(diào)節(jié)。設置掃頻范圍10kHz時，可以明顯看出雜散抑制超過55dBc；經(jīng)測試在1.2～1.6GHz的全頻帶范圍內(nèi)，雜散抑制均大于55dBc。經(jīng)測試驗證輸出信號頻率分辨率為5Hz，滿足設計指標。

圖5 測試結(jié)果