基于導頻的儲存環束流位置測量處理器研制

梁 鈺，謝春杰，朱文超，唐雷雷，盧 平，孫葆根，王 琳，周澤然

(中國科學技術大學 國家同步輻射實驗室，安徽 合肥 230022)

束流軌道穩定度是同步輻射光源的關鍵指標，它直接影響光源性能以及實驗線站同步光源的質量， 束流位置測量(BPM)處理器根據BPM的電極感應信號計算束流實時位置，監測束流軌道變化，是軌道穩定系統不可或缺的組成部分[1-4]。合肥先進光源(HALF)是第4代真空紫外與軟X射線衍射極限儲存環，由中國科學技術大學國家同步輻射實驗室承擔其設計與預研工作[5]。衍射極限儲存環亞微米量級的束流軌道穩定度給加速器BPM系統帶來了新的挑戰。

為滿足合肥先進光源BPM系統的穩定性要求，本文設計并研制具有自主知識產權的基于導頻的儲存環BPM處理器。相比于目前在HLS Ⅱ上應用的IT公司的商業化BPM處理器使用鉸鏈開關補償通道一致性，自研BPM處理器采用導頻機制消除通道增益不一致的影響。為提高研發的自主性和器件采購的靈活性，設計中采用國產化芯片。

1 BPM處理器的總體架構和硬件設計

HALF是周長為480 m、能量為2.2 GeV的第4代衍射極限儲存環，具有超低的發射度和極小的束團尺寸，其主要設計參數列于表1。為滿足超低發射度和超高亮度要求，束流軌道抖動不能超過束流尺寸的10%，即水平方向不超過500 nm、垂直方向不超過200 nm，這就需要具有百納米分辨率BPM系統實時監測軌道變化。目前HALF尚在預研階段，為使研制的樣機能在HLS Ⅱ上進行束流實驗驗證，BPM處理器的參數基于HLS Ⅱ的參數設計。根據軟件無線電技術[6]，在此設計上稍作修改即可適用于HALF儲存環。HLS Ⅱ的高頻頻率為204 MHz、回旋頻率為4.533 MHz，通過電纜輸入BPM處理器的BPM感應信號是重復頻率為204 MHz的窄脈沖信號[7]。為減小高頻腔的干擾，設計中選擇二次諧波(408 MHz)作為處理信號。

表1 HALF和HLS Ⅱ儲存環的主要參數Table 1 Parameter of storage ring of HALF and HLS Ⅱ

BPM處理器總體設計如圖1所示，主要包括導頻模塊、模擬前端模塊、數字處理模塊和嵌入式工控模塊。導頻模塊置于BPM電極附近，4路BPM電極感應信號首先輸入導頻模塊，分別與導頻信號組合后經過同軸電纜傳輸到模擬前端模塊。導頻信號與4路輸入信號經過相同的電纜和模擬通道，可消除因溫度變化等因素導致的通道增益的不一致，進而維持BPM處理器的長時間穩定性。模擬前端模塊包括4個相同的信號調理通道，完成輸入信號的幅度調整與濾波功能，提高BPM處理器的動態范圍。數字處理模塊集成了ADC、FPGA、DDR3等，ADC完成信號帶通采樣，FPGA實現數字信號處理算法與數據傳輸邏輯，DDR3用于數據存儲。嵌入式工控模塊集成了龍芯2K1000、千兆以太網(GbE)、DDR3等，通過GbE與數字處理模塊通信，接收束流位置信息，并與加速器控制系統通信，提高系統的可拓展性。

圖1 BPM處理器總體設計Fig.1 Overall design of BPM processor

1.1 導頻模塊

導頻模塊在補償通道不一致性、模塊自檢等方面有多種應用。參考Elettra的導頻前端[8]，本研究導頻模塊的電路設計如圖2所示。為有效補償通道的不一致性，導頻補償信號由高穩低噪恒溫晶振經過鎖相環產生，幅度可調，頻率為410.975 MHz，在待測束流主頻(408 MHz)的TBT數據帶寬(4.533 MHz)之外，后續處理中可被濾除。BPM電極感應信號首先進入一中心頻率408 MHz、帶寬10 MHz的LC帶通濾波器。該濾波器具有插入損耗低、遠端帶外抑制比良好、通帶平坦、溫漂系數小、承受功率大等優點，用于濾除噪聲信號成分。濾波后的輸入信號與導頻信號組合，經過中心頻率為408 MHz的帶通濾波器后，通過同軸電纜傳輸到遠端的模擬前端模塊。

圖2 導頻模塊示意圖Fig.2 Diagram of pilot-tone module

1.2 模擬前端模塊

模擬前端電路設計如圖3所示，主要包括4路相同的信號調理通道，用來完成4路電極信號的幅度調整和濾波功能。來自導頻模塊的組合信號首先進入一中心頻率408 MHz、帶寬10 MHz的4階LC帶通濾波器，用于濾除噪聲信號成分。為提高BPM處理器的動態范圍，每個信號調理通道設計了2級放大電路，即可選放大電路和固定放大電路。可選放大電路部分有2個可選分支，即放大電路分支和信號直通分支。放大支路包括1個增益約32 dB的放大器和1個低通濾波器，低通濾波器用于濾除由放大器引入的信號諧波。通過開關控制，大輸入信號通過直通分支，而小信號通過放大分支得到約30 dB的增益。固定放大電路由2級放大器(每級增益為22 dB)與2個RFSA3715數字步進衰減器組成。數字衰減器調節步進為0.25 dB，單個動態可調范圍為0～31.75 dB，分別用于調整4通道之間的增益一致性和通道增益倍數。另外2個帶通濾波器是聲表濾波器，其中心頻率為408 MHz、帶寬為10 MHz，用于濾除射頻通道的帶外噪聲和非線性失真。模擬前端模塊采用FR-4四層復合材料制成，每個通道最大增益約為63 dB、動態可調范圍為0～63 dB、分辨率為0.25 dB。

1.3 數字處理模塊

數字處理模塊主要完成模擬信號的ADC采樣、數據處理和數據傳輸。設計中的芯片全部選擇國產芯片，主要芯片(型號)信息如下：FPGA(SMQ7K325T-FFG900)、DDR3(SM41J256M16M)，深圳市國微電子有限公司；ADC(YA16D125)，蘇州云芯微電子科技有限公司；232收發器(AST3232AE)、開關電源(AST4644I、AST51200-DRCR)，深圳市雅創芯瀚電子科技有限公司；時鐘芯片(GM4526C)，成都振芯科技股份有限公司；千兆以太網芯片(JEM88E1111HV)，中國電子科技集團公司第三十二研究所。

ADC選用蘇州云芯微電子科技有限公司的YA16D125，是雙通道、16位、125MSPS模數轉換器，適合高頻率、高動態范圍的信號采樣。ADC采樣信號由FPGA內集成的數字信號處理算法進一步處理獲得數據速率分別為4.533 MHz、10 kHz和10 Hz的TBT數據、FA數據和SA數據。FPGA是數字處理模塊最核心的元件，選用深圳市國微電子有限公司SMQ7K325T-FFG900，內部可編程資源非常豐富，包括840個DSP、326 080個邏輯單元、445個BRAM等，適合BPM處理器的高性能、大數量邏輯運算要求。此外，數字處理模塊還集成了SM41J256M16M型4Gb DDR3、AST25QU256MX型256Mb SPI Flash等用于數據及代碼存儲；集成了SFP光口快速傳輸FA數據，可拓展應用到快軌道反饋系統；集成的千兆網口支持與嵌入式工控模塊通信，可批量讀取ADC原始數據和TBT數據用于物理分析，也可實時傳輸SA數據和控制信號等。

1.4 嵌入式工控模塊

嵌入式工控模塊通過千兆以太網(GbE)與數字處理模塊通信，將得到的束流位置信息發送到加速器控制系統。其核心元件是基于MIPS架構的龍芯2K1000芯片，板載SPI Flash用于存儲代碼，DDR3用于存儲代碼和數據，2個千兆網口分別與數字處理模塊和加速器控制系統通信。EPICS廣泛應用于加速器控制系統，由于原生EPICS僅支持VxWorks、x86、ARM等架構，為適應MIPS架構，修改了EPICS base包的配置文件。并基于EPICS架構開發了IOC程序，與數字處理模塊進行數據交互，提高了系統的可拓展性。

圖3 模擬前端模塊示意圖Fig.3 Diagram of analog front-end module

2 數字信號處理算法設計

位置測量的數字信號處理算法都集成在FPGA上。BPM電極信號經過模擬前端處理后，得到的是408 MHz輸入信號與410.975 MHz導頻信號疊加的4路組合信號。為獲得束流位置信息，4路組合信號在數字模塊的處理流程如圖4所示。輸入信號經過ADC數字化后，在FPGA內經過數字下變頻模塊、濾波抽取模塊、CORDIC(坐標旋轉數字計算)模塊、補償模塊、差比和算法等處理后得到TBT數據、FA數據和SA數據。

1) ADC采樣

輸入到ADC的信號是經過模擬前端調理后的射頻帶通信號，其中心頻率為408 MHz、帶寬為10 MHz，包含410.975 MHz的導頻信號分量。本文采用帶通采樣處理射頻帶通信號，考慮到采樣時鐘需要是回旋頻率的整數倍，采樣頻率fs設計為108.8 MHz。每路采樣后，得到的是27.2 MHz與24.225 MHz組合的數字中頻信號，帶通采樣的頻譜折疊示意圖如圖5所示。

圖4 數字信號處理流程Fig.4 Diagram of digital signal processing

圖5 帶通采樣的頻譜折疊示意圖Fig.5 Spectrum aliasing diagram of bandpass sampling

2) 數字下變頻

通過數控振蕩器(NCO)產生1對正交信號，與中頻信號混頻，將信號的中心頻率搬移到基帶，得到2路正交信號I、Q[9-10]。ADC采樣得到的數字中頻信號的頻率分量主要是27.2 MHz和24.225 MHz，因此，本設計中需要2個NCO，分別產生27.2 MHz和24.225 MHz兩對正交信號。假設束流信號采樣后27.2 MHz中頻信號為A0cos(ω0t-φ0)，導頻信號采樣后24.225 MHz中頻信號為A1cos(ω1t-φ1)，其中A0、A1是信號幅度，-φ0、-φ1是初始相位，ω0=27.2 MHz、ω1=24.225 MHz，則ADC原始數據可表示為A0cos(ω0t-φ0)+A1cos(ω1t-φ1)，與NCO_0產生的兩路正交信號cos(ω0t)、sin(ω0t)混頻如下：

(A0cos(ω0t-φ0)+A1cos(ω1t-φ1))·

(1)

(A0cos(ω0t-φ0)+A1cos(ω1t-φ1))·

(2)

3) 濾波抽取

為提取數據中的有效頻率成分并降低數據速率，濾波抽取是BPM處理器數字信號處理不可或缺的一部分。由于采樣頻率是108.8 MHz，每個回旋周期有24點數據，為滿足TBT數據的數據速率要求，數字下變頻得到的零中頻信號需要抽取24倍。為避免抽取過程中信號高頻成分發生混疊，在抽取前需要預濾波[11]。積分梳狀(CIC)濾波器和有限長單位沖激響應(FIR)濾波器是最常用的抽取濾波器[12]。CIC濾波器實現簡單，加法器就足夠，適合高速率大規模抽取場景，常用作第1級抽取濾波器[13]。因此，第1級采用CIC濾波器抽取12倍，第2級選用FIR濾波器抽取2倍。設計中CIC抽取濾波器采用3級Hogenauer結構，如圖6所示。

圖6 3級Hogenauer CIC抽取濾波器結構示意圖Fig.6 Schematic diagram of three-stage Hogenauer CIC decimation filter

4) CORDIC模塊

濾波抽取模塊不僅降低了零中頻正交信號的數據速率，也濾除了數字下變頻引入的其他諧波成分，得到的是2對I、Q正交信號。依據CORDIC在圓周坐標系的向量模式，這2對正交信號可分別計算輸入信號和導頻信號的幅度，至此BPM輸入信號和導頻信號又從組合信號中分離出來。CORDIC算法通過基本的加和移位運算代替三角函數、乘法、開方、指數等復雜運算，降低了硬件實現難度，適合應用于FPGA[14]。CORDIC幅度計算流程圖示于圖7，由于CORDIC算法適用于-99°～99°之間矢量(I，Q)的幅度計算[15]，象限調整模塊將(I，Q)調整到第一、四象限，然后是7級CORDIC迭代單元。在FPGA中，7級CORDIC迭代單元結合23位小數位長，有效提高了幅度計算精度，同時采用流水線結構提高了系統速度[16]。

5) 基于導頻補償的差比和算法

差比和算法常用于束流位置計算，如式(3)[17-18]所示。

(3)

其中：x、y為位置坐標；Kx、Ky為位置系數；VA、VB、VC、VD為4路BPM電極感應信號的幅度；Xoff、Yoff為位置偏移。設計中，引入導頻信號，并使之與輸入信號經過同一模擬通道。假設輸入信號幅度分別為VA、VB、VC、VD，導頻信號幅度為VP，4路模擬通道的傳遞函數分別為H1、H2、H3、H4，模擬通道輸出的信號幅度分別為VAO、VBO、VCO、VDO，4個模擬通道輸出的導頻信號幅度為VAP、VBP、VCP、VDP，則有：

圖7 CORDIC幅度計算流程圖Fig.7 Flow of CORDIC amplitude calculation

VAO=VAH1，VBO=VBH2，

VCO=VCH3，VDO=VDH4

(4)

(5)

(6)

由式(6)可見，導頻補償后的差比和算法可消除通道增益不一致給位置計算帶來的影響。

6) TBT、FA、SA數據

基于前文CORDIC模塊得到的射頻信號幅度和導頻信號幅度，采用導頻補償后的差比和算法，可計算TBT數據。TBT數據的數據速率為4.533 MHz，如圖4所示，10 kHz的FA數據由TBT數據抽取450倍獲得，第1級選用CIC濾波器抽取90倍，第2級采用FIR濾波器抽取5倍；10 Hz的SA數據由FA數據進一步抽取1 000倍得到，第1級選擇CIC濾波器抽取100倍，第2級采用FIR濾波器抽取10倍。

為測試導頻的補償功能，設計了1個數字信號處理幅度測試本。其信號處理流程如圖8所示，對于其中1個通道，前期處理與BPM處理器的數字信號處理算法相同，有數字下變頻模塊、濾波抽取模塊、CORDIC模塊。對CORDIC模塊得到的RF信號幅度和導頻信號幅度分別進一步抽取450 000倍，得到數據速率為10 Hz的信號幅度，再計算該通道信號幅度補償結果。此測試本直接以較低的數據速率(10 Hz)輸出RF信號幅度、導頻信號幅度和幅度補償結果，方便數據存儲以及分析導頻補償信號對長時間溫漂的抑制效果。

圖8 測試導頻補償功能的數字信號處理示意圖Fig.8 Diagram of digital signal processing for pilot-tone test

3 測試

BPM處理器測試包括離線測試與束流測試。離線測試包括模擬前端的性能測試、導頻功能測試，以及BPM處理器分辨率測試，束流測試完成基于HLS Ⅱ儲存環的在線束流位置監測。

3.1 離線測試

1) 模擬前端測試

圖9為用網絡分析儀KeysightE5071C測試的模擬前端通道A的S21參數，調節輸入信號頻率從378 MHz到438 MHz，輸出信號幅度歸一化分析后可直觀看到模擬前端電路的中心頻率是408 MHz、帶寬為10 MHz，帶外噪聲抑制好于75 dB。模擬前端的通道間隔離度對導頻補償機制很重要，依次給其中1個通道輸入頻率408 MHz、功率-2 dBm的信號而其他通道連接50 Ω的匹配電阻，通過測量每個通道的輸出結果來計算通道間隔離度。測試結果列于表2，通道間隔離度好于76 dB。

圖9 模擬前端通道A的幅頻響應Fig.9 Amplitude-frequency response of channel A in RF front end

2) 導頻功能測試

在實驗室搭建了離線測試系統，如圖10所示，以測試導頻的補償功能和BPM處理器的分辨率。頻率綜合系統提供408 MHz的RF信號和108.8 MHz的時鐘信號，功分器將RF信號分成4路后作為導頻模塊的輸入信號。

表2 模擬前端電路通道間隔離度Table 2 Isolation between channels in RF front end

圖10 離線測試系統Fig.10 Diagram of offline test system

圖11 A通道信號幅度隨溫度的變化Fig.11 Signal amplitude variation with temperature of channel A

為方便測試導頻的補償功能，前文設計了一個數字信號處理幅度測試本。基于該測試本，可分別獲得輸入信號、導頻補償信號的信號幅度以及補償后的效果。調節實驗室溫度為20～26 ℃，通道A的測試結果如圖11所示，輸入信號幅度變化0.013，導頻信號幅度變化0.014，補償后幅度變化0.001。導頻信號可有效補償溫度對射頻輸入信號的影響，可抑制92.308%溫度漂移帶來的影響。調節實驗室溫度為20～26 ℃，基于BPM處理器的數字信號處理算法，分別獲得帶有導頻補償算法和不帶導頻補償算法的SA數據，結果如圖12所示。帶有導頻補償算法的x、y方向SA數據位置分辨率分別為65.268、58.075 nm，不帶導頻補償算法的SA數據位置分辨率分別為161.800、170.370 nm，導頻補償機制抑制了溫漂對位置計算的影響，提高了BPM處理器的長期穩定性。

圖12 SA數據隨溫度的變化Fig.12 SA data variation with temperature

圖13 TBT、FA和SA數據的位置分辨率Fig.13 Position resolutions of TBT data, FA data and SA data

3) 分辨率測試

測試系統如圖10所示，調節輸入射頻信號幅度從-55 dBm到5 dBm，分別記錄并分析4.533 MHz TBT數據(20 s)、10 kHz FA數據(10 min)和10 Hz SA數據(8 h)。測試結果示于圖13。由圖13可見，BPM處理器位置系數Kx、Ky取8 mm時，TBT數據分辨率好于400 nm，FA數據分辨率好于120 nm，SA數據分辨率好于70 nm，滿足設計要求。

3.2 束流測試

為驗證BPM處理器在線監測儲存環束流軌道的功能，基于HLS Ⅱ儲存環進行了束流實驗。 HLS Ⅱ運行在top-off模式，流強為400 mA，BPM位置系數Kx、Ky分別為20.088、16.381 mm[19]。將HLS Ⅱ的備份BPM信號連接到自研BPM處理器，記錄8 h的SA數據，并將測試結果與附近IVU:BPM1使用IT公司libera brilliance+BPM處理器的測量結果進行對比。兩者的測量結果及其分布直方圖如圖14、15所示。可見，自研BPM處理器測得的束流軌道在x、y方向的抖動RMS分別為743.290、418.910 nm；libera brilliance+BPM處理器測得的束流軌道的抖動RMS分別為784.810、660.690 nm。

圖14 開啟慢軌道反饋系統的SA數據測試結果Fig.14 Test result of SA data with slow orbit feedback system on

機器研究期間，關閉HLS Ⅱ儲存環的慢軌道反饋系統，自研BPM處理器與libera brilliance+BPM處理器測量結果如圖16所示。libera brilliance+是IVU:BPM1的測量結果，自研BPM處理器是附近備用BPM的測量結果，可見兩者束流的變化趨勢與變化范圍一致，進一步驗證了自研BPM處理器在真實束流測試中可有效監測束流軌道變化。

4 結論

本文基于HALF的技術需求，自主設計研制了基于國產化芯片的帶有導頻補償機制的BPM處理器，并完成了離線測試與束流測試。分辨率測試結果表明，輸入信號在-55～5 dBm之間時，BPM處理器的FA數據和SA數據的分辨率分別好于120 nm和70 nm，滿足HALF要求；離線測試結果表明，導頻信號可有效補償模擬通道之間的不一致性，提高BPM處理器的長期穩定性；基于HLS Ⅱ的束流實驗結果，驗證了自研BPM處理器滿足儲存環束流位置監測的日常運行需求。自研BPM處理器基于國產化芯片開發，其經驗為未來更多電子學系統國產化提供了思路和技術積累。此外，導頻模塊需置于BPM附近，因而下一步需繼續優化提高導頻模塊的抗電磁干擾與抗輻射能力。

圖15 開啟慢軌道反饋系統的SA數據分布直方圖Fig.15 Distribution histogram of SA data with slow orbit feedback system on

圖16 關閉慢軌道反饋系統的SA數據測試結果Fig.16 Test results of SA data with slow orbit feedback system off