一款雙通道抗靜電保護電路設計

于洪洲，徐叔喜，沈吉

（中國兵器工業第214研究所，江蘇蘇州， 215163）

0 引言

在日常生活中由于靜電現象無處不在，時時刻刻對電子電路產品產生嚴重威脅和可能的破壞，所以ESD保護是每一個電子產品必不可少的部分，雖然目前的半導體集成電路內部均設計了ESD保護單元，但是只能抵抗一部分能量較低的ESD靜電破壞，大部分的抗ESD靜電破壞的任務還需要交給專門的ESD保護器件來完成。

ESD保護器件主要安放在電子產品PCB印制板的端口處，比如電源端的輸入和輸出端口、執行器的驅動電路的輸出端口、傳感器的輸入端口，以及數據通訊的連接端口等。針對不同的連接端口和其傳輸信號的特點，需要選取不同的ESD保護器件或者組合，來進行ESD靜電防護。

為了滿足USB接口等高速數據通訊端口的抗靜電保護需要，設計一款雙通道抗靜電保護電路。電路原理圖見圖1所示，電路提供兩個靜電保護端口D+和D-，圖中T1為普通TVS管，雖然抗靜電效果好，但是其結電容比較大，一般在十幾pF到幾十pF之間，嚴重影響被保護器件的通訊速度，在這里我們采用串并聯低電容二極管的方式解決這個問題，也就是圖中的二極管D1和D2，這兩個二極管的結電容設計值一般在0.5pF以下。D1提供反向靜電泄放通道，D2和靜電擊穿后的T1串聯提供正向靜電泄放通道。這樣端口電容可以降低到1pF以下，既保證提供良好的抗靜電效果，又不會影響被保護器件的高速數據通訊功能。另外，為了減小封裝時芯片硅鋁絲到管腳的寄生電容，電路采用SOT-23塑料封裝。

圖1 電路原理圖

1 性能指標

電路主要技術指標主要有三個，如下：

（1）IO端口電流：≤0.5μA；

（2）IO端口電容：≤1pF；

（3）IO端口擊穿電壓：≥6V。

2 電路功能設計

IO端口D+、D-是高速通訊端口，在抗靜電設計時必須考慮既能滿足抗靜電要求，又不能影響數據傳輸速度，一個單獨的TVS管無法做到既兼顧低的擊穿電壓又滿足1pF左右的低結電容，所以采用TVS二極管T1與小的結電容二極管D1和D2串并聯的方式來實現。我們稱之為低電容TVS結構，如圖2所示。

圖2 低電容TVS 結構圖

整個結構的總電容CJ就等于D2和T1的串聯電容，再與D1的并聯。計算公式如下：

由于電容CD2和CD1都很小，CT1要比兩者大一個數量級，所以總電容CJ由D1，D2決定，約等于D1和D2結電容之和。

在圖1中，兩個IO端口采用相同的結構設計，但是共用一個TVS二極管，整個結構形成了端口對端口，端口對地的正反向靜電泄放通道，以實現對端口的抗靜電保護。

實際上我們可以擴展出更多的IO保護端口，以適應不同電路的需求，比如圖3所示的具有8個IO保護端口的抗靜電保護電路。

圖3 8端口的抗靜電保護電路

3 參數指標設計

■3.1 IO端口電容

在圖2中，IO端口電容實際上是等效電容，主要由TVS管T1和低電容二極管D2、D1的結電容決定，見圖2。

T1結電容分為兩部分，勢壘電容和擴散電容，當PN結加反向電壓時，擴散電容可以忽略不計，結電容主要由勢壘電容CB決定。計算公式如式(2)所示，其中A為PN結結面積，Na是P區的摻雜濃度，Nd是N區的摻雜濃度，Vbi是PN結自建電場，VR是外加反偏電壓。

P+注入濃度為（1～4）E17/cm3，N區注入濃度為（1～4）E17/cm3，N型埋層的濃度為0.9E15/cm3，同時結合版圖中PN結的面積A=0.158436mm2，計算結果：CT1=CB=2.79pF。

IO端口電容實際上取決于TVS管T1與二極管D2的串聯，然后與二極管D1的并聯，見圖3。CD2的設計值為0.2pF，CD1的設計值為0.5pF。根據前文公式(1)計算出總電容。計算結果：CJ=0.92pF。

■3.2 IO端口擊穿電壓

該參數指標VBR在圖2中應為T1管的擊穿電壓加上D2的正向導通壓降，其中 T1擊穿電壓設計值為8.4V，D2正向導通壓降約0.8V。

T1管的擊穿電壓我們按照單邊突變結理論進行分析設計，有如下公式：

其中Ecrit為硅的臨界電場（即：5E4V/cm），εs為硅的相對介電常數11.9，最后得出NB為0.9E15/cm3。由于TVS器件主要發生在N型埋層與P襯底之間，因此NB即為N型埋層的濃度。由于器件在研制過程中，N型埋層為首次光罩注入，后續工藝加工過程中有多次高溫長時間的退火工序處理，會對埋層產生向上的反擴散，因此，在選擇砷埋層注入時，須對埋層的反擴散做預估處理，即增加劑量以提高多次高溫長時間的退火所帶來的濃度下降。

■3.3 IO端口漏電流

在原理圖2中，IO端口漏電流即為對地二極管D1的PN結在電壓反偏置，同時沒有達到擊穿電壓時通過二極管的微弱電流。當PN結加反向電壓時，外電場使空間電荷區變寬，加強了內電場，阻止了擴散運動的進行，而加劇了漂移運動的進行，形成反向電流。

理想的PN結反向漏電流中包含了擴散電流與空間電荷區產生的電流兩部分構成，而在硅器件PN結的耗盡層之間基本已經進入一個擴散的動態平衡或者叫做載流子耗盡狀態，因此反向擴散電流已不起主要作用，而空間電荷區電流則起著主要的支配作用。因此我們主要對該空間電荷區電流進行分析計算。

PN結正常處于平衡狀態時，勢壘區內通過復合中心的載流子產生率大于復合率。當PN結處于反向偏置時，勢壘區的電場加強，因此在勢壘區通過復合中心所產生的電子空穴對來不及復合即被外界電場驅走，因此勢壘區內通過復合中心的載流子產生率大于復合率，從而形成空間電荷區產生電流。該電流公式表述為：IG=qGXDA，其中，A為PN結結面積（圖3中T1的PN結結面積），XD為勢壘寬度，G為凈產生率（即單位時間單位體積內勢壘區所產生的載流子數）。由于在勢壘區ni＞＞n，ni＞＞p，因此勢壘區電流的凈產生率G=ni/(2τ)，代入上式即得出空間電荷區產生電流的計算公式：

公式中ni為本征載流子濃度，XD為勢壘區寬度，即為耗盡層寬度，由器件施加的反向電壓所決定（取3.3V），計算公式如下：

因此代入所有數據，可以得出空間電荷區產生電流IG=0.055μA左右。該數據為理論計算結果，實際的漏電流會因為加工過程中的生產缺陷而有所增加，參考設計仿真部分的IO端口漏電流仿真結果，能夠滿足設計要求。空間電荷區產生電流即反向漏電流的大小還與構成PN結的半導體材料禁帶寬度呈指數關系，同時該漏電流中還包含了表面漏電，而該表面漏電主要對工藝加工過程中生產缺陷（包括離子注入帶來的晶格位錯、介質淀積過程中引入的可動電荷等）的產生進行嚴格的控制。

4 設計仿真

■4.1 原理仿真

根據圖2中的原理圖，結合具體指標要求，我們把電路中各個元件的參數設置如下：T1擊穿電壓為8.2V，結電容為3pF； D1正向導通電壓為0.8V，低電容二極管D2結電容為0.3pF，D1結電容為0.5pF。

采用上述數據，對圖2中的電路進行I/O端口SPICE仿真，仿真結果如圖4和圖5所示。結果數據如下：

圖4 I/O端口的伏安特性曲線

圖5 I/O端口電容特性曲線

(1)I/O端口擊穿電壓VBR=8.8V（I/O端口電流IIO=1.0mA）；

(2)I/O動態導通電阻RDYN=0.82Ω（IIO=1.0A）；

(3)I/O動態導通電阻RDYN=1.0Ω（IIO=1.5A）；

(4)I/O端口總電容:CIO=0.62pF～0.76pF（CD2=0.2±10%，CD1=0.5±10%）。

經過SPICE原理仿真，驗證了我們電路設計時各個二極管在參數分配上的可行性。

■4.2 版圖設計

在完成原理仿真之后，進行了電路的版圖設計，完成之后的版圖如圖6所示，管芯總面積為：718μm×392μm（不包含緩沖區和劃片槽），圖6中其實提供了四路IO保護端口，其中兩路為備用，是為了防止在實際工藝加工過程中，可能出現的工藝不穩定，導致某一路的參數指標稍微大于設計值，可以用備用的兩路當中的一路來代替。

在圖6中，正中間的PAD下面是T1管，這個PAD只做晶圓測試用，實際封裝時不使用。四個角的四個PAD下面是D1管，而旁邊叉指狀的為D2管。之所以設計成叉指狀，是為了增大結面積，提高泄放電流的能力，而又不會明顯增加結電容。

圖6 抗靜電保護電路版圖

■4.3 工藝仿真

圖7是低電容TVS結構一個通道的剖面圖，對應圖2中的原理圖，二極管D1是由N-外延層、P+襯底和P型隔離形成的PN結構成。二極管D2是由P+注入和N-外延層形成的PN結構成，T1是由N++埋層和P+襯底之間的PN結構成。

僅僅對電路進行SPICE仿真是遠遠不夠的，接下來我們采用TCAD軟件對圖7中的結構對進行實際工藝制作流程仿真，主要采用摻硼襯底中進行砷埋層注入后生長外延層。多通道（即I/O端口）對GND之間的TVS即依靠砷埋層與襯底之間的齊納二極管實現，仿真代碼如下：

圖7 低電容TVS結構縱向剖面示意圖

即襯底濃度取1E18/cm3，砷埋注入選擇劑量7E15cm-2，能量100Kev。仿真擊穿電壓和擊穿之前的漏電流如圖8和圖9所示。

圖8 低電容TVS器件IO端口擊穿電壓仿真圖

放大圖8，根據仿真結果，I/O端口實際擊穿電壓為9.57V，滿足設計要求。在IO端口擊穿之前，IO端口的漏電流為pA級別（數值非常小，即幾乎無漏電），IO端口漏流滿足設計要求，具體如圖9所示。

圖9 IO端口擊穿曲線擊穿點局部放大

5 設計總結

■5.1 版圖設計要求

為了滿足電路設計，版圖設計時應注意以下事項：

（1）所有層次盡可能地不能出現垂直拐角，而應保持一定的弧度，以保證良好的擊穿特性；

（2）埋層與隔離之間的間距應保持足夠的距離；

（3）為后續劃片，版圖中的芯片邊界須做PAD刻蝕處理。

■5.2 工藝要求

為了滿足電路設計，工藝設計時參考以下數據：

（1）晶圓襯底參數選取0.014Ω·cm～0.02Ω·cm；

（2）NBL埋層的濃度應該為：1E15cm-3；

（3）N-型外延參數為：30Ω·cm，厚度為10μm。

■5.3 關鍵工藝難點

在整個設計中，主要的工藝難點為：埋層注入后，在后續加工過程中多次的高溫長時間退火工序，會給埋層濃度帶來降低的風險，因此初始注入劑量應適當加量，并逐步試驗出合適的劑量。

TVS器件主要為體擊穿才能保證良好的電流能力，因此真正的擊穿點應該為N型埋層與襯底之間的縱向方向，但是在實際過程中，往往由于埋層注入后隨著高溫長時間的多次工序介入，會帶來埋層的橫向擴散非常嚴重，如果最終埋層與隔離之間的間距小于實際擊穿所需的耗盡層寬度，該TVS器件則首先發生在橫向部分，大大降低過電流能力。因此在版圖處理時，需要保證N型埋層與PBL+PISO之間的間距足夠大。

6 結束語

完成電路設計和版圖設計之后，經過仿真驗證，技術指標滿足設計要求。

由于電路的IO端口電容比較小，1pF以下，為了減小封裝硅鋁絲引線帶入的寄生電容，在最終電路產品封裝時，建議采用無引線小管殼封裝，比如DFN或者SON的封裝形式。我們為了降低成本最終采用了SOT-23塑料封裝，見圖10。

圖10 電路封裝尺寸