集成電路的閂鎖測試

趙俊萍，孫健

（北京微電子技術研究所，北京 100076）

引言

隨著集成電路制造技術的發(fā)展，CMOS 電路由于具有高集成度、低功耗、工藝成熟等優(yōu)點而成為了大規(guī)模集成電路制造中的主流，而CMOS 的閂鎖效應（Latchup）是CMOS 集成電路在產(chǎn)品可靠性上可能發(fā)生的特有現(xiàn)象：當集成電路受到外界的信號干擾時，寄生在電路中的NPN 和PNP 結構會被觸發(fā)而形成低阻通路，從而在電路的電源和地之間產(chǎn)生大電流，并且由于正反饋的存在而形成閂鎖導致電路無法正常工作，甚至燒毀芯片，嚴重影響電路的可靠性。據(jù)統(tǒng)計，CMOS 集成電路由于閂鎖效應而引發(fā)的失效占失效總數(shù)的三分之一以上。[4]所以在軍用集成電路檢驗中，用戶極為關注電路的抗閂鎖能力。以CMOS、HV-CMOS 和Bi-CMOS 等工藝為基礎的產(chǎn)品，幾乎都有進行閂鎖測試的要求。

1 集成電路閂鎖測試標準

目前，國外集成電路閂鎖測試標準主要就是JEDEC（Joint Electron Device Engineering Council，電子器件工程聯(lián)合委員會）協(xié)會的標準。該協(xié)會于1989年發(fā)布實施了JESD17 《CMOS IC Latch-up Test 》，之后在1997年發(fā)布了JESD78《IC Latch-up Test》。1999年JEDEC 發(fā)布公告JESD17 被JESD78 代替而廢止。2006年JESD 發(fā)布實施了JESD78A 版，2011年發(fā)布實施了JESD78D 版。目前能查到的最新版本是JESD78E 版。國內(nèi)集成電路閂鎖的測試標準主要有兩個，一個是SJ 20954《集成電路鎖定試驗》，是2006年由信息產(chǎn)業(yè)部發(fā)布的一個電子行業(yè)軍用標準。另外一個是GJB 9389《集成電路鎖定試驗方法》，是2018年由中央軍委裝備發(fā)展部頒布的國家軍用標準。SJ 20954 和GJB 9389 兩個測試標準中的測試流程及測試方法等內(nèi)容，基本與JESD78 中規(guī)定的相同。在2021年公布的GJB 548C 中，也加入了閂鎖測試的內(nèi)容，方法3023 集成電路鎖定試驗中規(guī)定的測試方法，同GJB 9389。

2 集成電路閂鎖測試流程

以JESD78E 為例，典型的閂鎖測試流程如圖1 所示。閂鎖測試分為電流測試和過壓測試。電流測試是對輸入、輸出及可配置的I/O 引腳進行的，又分為正電流測試和負電流測試。電流測試實際模擬的情況是浪涌電壓出現(xiàn)在非電源管腳（輸入、輸出及輸入/輸出），浪涌電壓超出電源電壓與地之間的范圍，在該管腳連接電路中產(chǎn)生電流，當電流足夠大，觸發(fā)寄生NPN 和PNP，導致閂鎖。過壓測試是對電源引腳進行測試。過壓測試模擬的實際情況是當芯片開始通電時、芯片正常工作時或者發(fā)生ESD 靜電放電時，出現(xiàn)浪涌電壓在電源管腳導致NW和PW 之間的PN 結雪崩擊穿、從NW 到PW 的n+有源區(qū)穿通、從P 型襯底到NW 的p+有源區(qū)的穿通和漏極雪崩擊穿等，從而形成擊穿電流，當電流足夠大，觸發(fā)寄生NPN 和PNP，導致閂鎖。[1]在電流測試和過壓測試時，被測器件施加的條件、失效判斷、施加的電流和電壓波形的時序要求在測試標準中都有規(guī)定。在測試過程中，要求至少對同一制程下的三只電路進行電流測試和過壓測試，也允許采用新的樣品分組進行電流測試和過壓測試。

圖1 典型閂鎖測試流程

3 集成電路閂鎖測試時特殊管腳的處理方法

集成電路閂鎖測試的詳細步驟，在相關標準及很多文獻中都有描述，本文就不再贅述。對于復雜的CMOS集成電路，通常包含許多特殊性質的管腳。這些特殊性質的管腳，在實際閂鎖測試過程中，需要進行特殊處理。在實際測試過程中，一些特殊引腳的處理方法如下：

1）對于有多組電源的集成電路，在對電源進行過壓測試時，電壓相同的電源引腳可以合并成一個電源組，該電源組的鉗位電流根據(jù)總的標稱電流來設定。例如電路中有Va18 和Vd18，這兩組電源的工作電壓都為1.8 V，標稱電流分別為Ia18 和Id18，過壓測試時可將它們合并成一組進行測試，合并后的電源組的鉗位電流I1.8=100mA+Ia18+Id18 或1.5（Ia18+Id18）， 取電流較大者。如果Va18 和Vd18 的標稱電流Ia18 和Id18相差較多時，則不推薦將兩組電源進行合并后測試。如表1 為將Va18 和Vd18 兩組1.8 V 的電源分開進行過壓測試時的測試結果。從測試結果中可以看出，當單獨對Vd18 進行觸發(fā)時，Vd18 的電源電流從觸發(fā)前1.03 mA 增大到觸發(fā)后的15.07 mA，閂鎖效應被觸發(fā)，按照閂鎖判斷標準，Vd18 閂鎖過壓測試不合格。但如果將Va18 和Vd18 兩組1.8 V 電源合并后進行閂鎖測試的話，有可能無法檢查到Vd18 電源發(fā)生閂鎖時電流發(fā)生的變化，造成漏判。

表1 相同電壓的電源分組進行過壓測試結果

2）對于數(shù)字差分輸入管腳來說，在實際工作中，正負兩個差分輸入通常是一個接高電平，一個接低電平，一般不同時為高電平或者低電平。在閂鎖測試時，如果把差分管腳按照普通輸入對待，當它們同時為高電平或者低電平，電路的狀態(tài)不穩(wěn)定，可能會出現(xiàn)較大的電源電流，造成誤判。如表2 中的閂鎖數(shù)據(jù)為某包含差分輸入端口的電路中兩個輸出管腳電流測試的結果。由于該電路中的一對差分輸入，在同時置高的狀態(tài)下，BI 輸出端在進行電流測試時，電源電流從觸發(fā)前的1.13 mA 增大到觸發(fā)后的50.31 mA，按照標準，該輸出端閂鎖測試失效。但該電源電流的增大，不一定是發(fā)生了閂鎖導致，有可能是因為電路狀態(tài)不穩(wěn)定導致。所以在閂鎖測試時，不能同時將正負兩個差分輸入端置于高電平或者低電平。處理的方法為:當所有輸入置于高電平時，將正輸入置于高電平，而負輸入置低電平；當所有輸入置于低電平時，將正輸入置于低電平，而負輸入置于高電平。這樣電路的狀態(tài)穩(wěn)定，不會出現(xiàn)電源電流忽然變大的現(xiàn)象。按照這兩中處理方法對上述電路重新進行閂鎖試驗，未出現(xiàn)大電流的情況，閂鎖測試合格。

3）并不是所有管腳都需要執(zhí)行相同的測試標準，要分析電路的實際情況，根據(jù)電路的實際情況進行相應的測試。例如在復雜集成電路中，有些管腳，例如通過無源元件（電阻、電容）與電源或者地直接相連的管腳，如圖2～5 所示，這些管腳電位固定，觸發(fā)閂鎖的可能性非常小，通常不需要進行閂鎖測試；通過無源元件（電阻、電容）相連接的兩個管腳，如圖6、圖7 所示，通常不會有其它浪涌信號出現(xiàn)在這兩個管腳之間，所以觸發(fā)閂鎖的可能性較小，也不需要進行閂鎖測試。有些管腳，存在串聯(lián)電阻，如圖8 所示，在進行閂鎖測試時，需要依據(jù)加載在該管腳的電壓值除以電阻值計算出注入的觸發(fā)電流。如果管腳串聯(lián)電容，如圖9 所示。閂鎖測試時可不帶電容進行測試，但是需要通過假設信號端在最壞情況下的電壓瞬變值，來計算出觸發(fā)電流的值[2]。

圖3 某管腳通過電阻接電源

圖4 某管腳通過電容接地

圖5 某管腳通過電容接電源

圖6 兩管腳通過電阻相連接

圖7 兩管腳通過電容相連接

圖8 管腳存在電容

圖9 管腳存在電阻

4）對于可配置的I/O 引腳，若測試時無法判斷其是輸入還是輸出，可當作輸出處理。如能判斷其輸入輸出屬性，根據(jù)其實時屬性參與接高或者接低進行閂鎖測試。

5）集成電路中的NC 引腳、接地引腳以及與時間相關的引腳不需要進行測試。

6）電路中有些管腳是按電源類的規(guī)則命名的，而實際上它們并不是電源管腳，屬于非電源類管腳，例如Vref，在進行閂鎖測試時，按輸入處理，進行電流測試。

4 集成電路閂鎖測試過程中的注意事項

為了保證閂鎖測試的有效性，在閂鎖測試過程中需要注意以下兩個方面：

1）在測試過程中，要關注被測電路測試數(shù)據(jù)中電源電流的值。正常情況下，測試過程中電路的標稱電流Ionm 值較小且具有重復再現(xiàn)性。如果測試到的電源電流標稱值太大或者不穩(wěn)定，說明有輸入管腳的狀態(tài)沒有設置正確。此時，要檢查一些特殊管腳，如時鐘、使能、差分等端口是否在合適的工作狀態(tài)。

2）在閂鎖測試過程中，需要關注電流測試數(shù)據(jù)中實際觸發(fā)電流和過壓測試中實際觸發(fā)電壓的值。在實際測試中，由于鉗位電流和鉗位電壓的限制，使得實際觸發(fā)電流和實際觸發(fā)電壓達不到設定的值。如表3 中所示的某輸入管腳的電流測試結果。該輸入管腳的觸發(fā)電流為100 mA，輸入管腳的鉗位電壓=1.5V1=1.5*1.8=2.7 V。而實際觸發(fā)時觸發(fā)電流只達到62.17 mA，由于實際觸發(fā)電壓達到了測試管腳的鉗位電壓2.7 V，所以觸發(fā)電流不能再增大。這種情況雖然沒有違反失效判據(jù)，且閂鎖測試后電路ATE 測試無異常，理論上可以判該管腳能通過100 mA 的電流測試，但實際上100 mA 的電流測試是無效的，有效電流為62.17 mA。如果將輸入管腳的鉗位電壓增大，測試過程中會導致該管腳端口發(fā)生燒蝕，電路失效，但電路的失效不是由于閂鎖造成的，而是電路管腳端口引入了大于管腳端口能承受的最大電流導致。這種情況，測試過程中按標準要求設置好鉗位電壓和電流，并在測試結果中記錄實際觸發(fā)電流和電壓，讓委托方知悉測試情況。

表3 鉗位電壓限制時輸入管腳電流測試結果

5 結論

為了能夠很好地表征出集成電路的抗閂鎖能力，在集成電路閂鎖測試過程中，正確理解和執(zhí)行集成電路的閂鎖測試標準尤為重要。但有些集成電路的結構和功能較為復雜，它包含有相當數(shù)量的特殊性質的管腳。正確處理這些特殊性質管腳的方法，對準確評估集成電路的抗閂鎖能力也十分關鍵。此外，通過閂鎖測試數(shù)據(jù)，能夠發(fā)現(xiàn)并解決測試過程中存在的問題，也是閂鎖測試中的難點。