電源開關噪聲耦合干擾高速信號的分析及優化方法研究*

貢 維,李 巖,許泗強,齊紅玉

(1.浪潮(山東)計算機科技有限公司,山東 濟南 250101;2.浪潮電子信息產業股份有限公司,山東 濟南 250101)

1 引言

當今社會,電子信息已經和每個人的生活息息相關,電子產品的發展從摩爾定律提出之后就按照其規律突飛猛進,電子行業的競爭日益激烈,高速電路設計的要求也越來越嚴格。

在電子系統中,高速電路設計面臨的問題,歸根結底是噪聲的問題。噪聲對有用信號產生污染,給高速鏈路中的信號增加了不確定性,導致出現錯誤信息。隨著系統頻率的不斷提升、系統電壓的不斷降低,電源開關噪聲問題逐漸成為高速電路噪聲問題研究的熱點。高速電路系統的運行時刻伴隨著電子元件狀態的開關,器件的開關引起電流突變,由于系統中存在著眾多的寄生電感,電感處產生變化的電壓,即電源開關噪聲[1]。電源開關噪聲對信號完整性SI(Signal Integrity)和電源完整性PI(Power Integrity)都有很大的影響。

很多專家和電路設計工作者也對電源開關噪聲開展了專項的研究,但大部分都只是提出一些噪聲抑制的模型,著眼于如何在設計之初抑制電源噪聲。然而,在實際的高速電路設計生產過程中,由于仿真模型的偏差、設計的不合理、PCB制板的偏差等因素造成的SI和PI問題往往缺乏專業且系統的分析介紹。本文主要著眼于在電源開關噪聲對高速信號產生耦合干擾后如何進行分析和優化解決,針對某主板設計過程中存在的電源開關噪聲耦合干擾高速信號的案例進行理論分析、測試分析、仿真分析及優化驗證,為該類問題提供一個系統的分析解決方案。

2 SI和PI理論介紹

2.1 SI理論

SI代表了電路系統在信號傳輸時,對信號的時序和電壓的保障能力[2]。比較輕的SI問題,可能會使傳輸數據出現偏差;嚴重者,會導致系統無法工作,直接癱瘓。SI問題一般是多種因素相互作用的結果,電路中元器件的布局、布線以及IC中晶體管的開關速率都會導致不同程度的SI問題。原因主要可以分為以下3種:信號的時序、系統內部與系統外部的噪聲和電磁干擾EMI(ElectroMagnetic Interference)。主要表現為:延遲、反射、同時開關噪聲、振蕩、地彈和串擾等[3]。在高速電路設計中,電路板的層數、線寬、介質厚度、走線拓撲、互聯結構、放置方式和布線時的距離等因素都會對SI有不同程度的影響。

SI仿真結果通常以眼圖形式呈現,其中包括傳輸耦合噪聲參數、接收端信號脈沖邊沿抖動參數和設計裕量參數等。眼圖由周期信號波形重疊組成,通過將“000”“001”“010”等8種碼型疊加在同一周期內,得到一個形似眼睛的圖像,簡稱眼圖[4]。眼高和眼寬是眼圖的2個重要參數,可以表征信號質量的好壞。影響眼高的SI問題有很多,其中最主要的是噪聲和損耗。噪聲問題使得眼圖上下“眼皮”變寬,直接限制眼高;損耗問題[5],尤其是高頻損耗,使信號跳變變緩,在高速傳輸系統中甚至存在跳變未完成就再次進行狀態切換的情況,此時就算系統提供再高的工作電壓,信號也無法識別。損耗問題相對容易發現和解決,而噪聲問題由于其傳遞路徑的隱蔽性和多源性,往往是設計管控的難點。

2.2 PI理論

高速電路的PI以SI為基礎,又有所區別。一個理想的電源幾乎是沒有阻抗的,在這樣一個電源平面上所有點的電位都等于電源的電壓。而實際上理想的電源是不存在的,電源中不可避免地存在一些噪聲干擾,嚴重的情況下甚至會對系統正常工作造成影響。PI主要是為系統中的所有信號提供一個完整的電流回路[6]。

在高速電路設計中,由于電流不斷地從電源流入門電路、從門電路流出到達地平面,在這個過程中,會產生一個瞬態變化的電流,該電流在流經回路電感時會產生電壓降,因此產生電源噪聲,形成PI問題。

常用的PI的分析方法一般有頻域、時域和直流3類[7]。頻域分析方法常用于無源、線性和時不變系統的分析,它研究的是系統隨頻率變化的特性,與激勵信號關系不大,常采用網絡參數法進行分析;時域分析方法用于定量得到紋波電壓,一般通過對芯片、封裝、PCB協同仿真得到,IC廠商一般會提供芯片的電流模型,可以通過此模型仿真一段時間內芯片外部管腳的電流特性;直流分析隨著電路單板功率和布線密度的提升,顯得逐漸重要起來,它主要是分析電源分配網絡中的直流壓降和通流問題。

2.3 常用仿真工具

在高速電路設計中,仿真分析是加快開發周期、提高設計準確度的重要手段。仿真分析可以在硬件開發之前減少設計錯誤,節省人力、物力和時間成本,也可以在出現故障后幫助定位問題點。仿真工具各有千秋,工程師選取的時候主要考慮仿真時間、仿真精度等因素。目前,高速電路中常用的仿真軟件主要有Cadence、Ansys、ADS(Advanced Design System)等軟件,每個軟件中有不同組件,針對不同信號和不同標準可以選用不同的組件。

Cadence是用于電子設計自動化EDA(Electronic Design Automation)的軟件,其中主要用于電路仿真分析的組件有Sigxp/Sigrity等[8,9]。Ansys是大型通用有限元分析軟件,其中主要用于電路仿真分析的組件有HFSS(High Frequency Simulator Structure)/SIwave(Signal Integrity wave)/Q3D Extractor等。ADS同樣是一款EDA系統仿真軟件,它有著強大的功能、較高的精確度和高速的仿真能力,在高頻設計領域也非常受工程師的歡迎,其中主要用于電路仿真分析的組件有SIPro(Signal Integrity Pro)/PIPro(Power Integrity Pro)/Memory Designer。本文仿真所使用的主要是Cadence公司的POWERSI(POWER Signal Integrity)軟件及Speed2000[10]。

3 實際案例分析

3.1 案例描述

工程師在進行某主板DDR4識別內存測試RMT(Recognition Memory Test)時,發現有一個內存通道結果顯示有異常:N6.C0,這組的RxVLow信號和RxVHigh之間的數值差比較低,顯示結果如圖1所示,此處的RxDqLeft和RxDqRight之間的數值差指的是信號眼寬參數,RxVLow和RxVHigh之間的數值差指的是眼高參數。一般來講眼高和眼寬值越大代表信號越好,反之較差。為了定位出對應的DDR4 I/O信號,詳細查詢圖2中的RMT log文件,最終確定出問題的DDR4 I/O信號為DQ(數據I/O信號)0、DQ1、DQ4和DQ5。

Figure 1 RMT results of memory channels

Figure 2 Detailed log file of RMT

在定位出問題信號之后,首先檢查主板的原理圖設計,確保原理圖設計無誤后,對該部分信號的SI進行分析。該主板的PCB層疊設計共12層,出現問題的4個信號線均位于第8層,PCB的疊層設計如圖3所示。

Figure 3 Design of PCB stack

該PCB設計的層疊結構中,第8層信號層的參考層為第9層GND,鄰近的第7層為Power層,包含12 V、GND和Other power共3個平面。出現問題的信號線在第8層中的位置如圖4所示,白色框內由下到上依次為DQ4、DQ5、DQ0和DQ1。在該4條信號線的布線路徑上,DQ4和DQ5之間有3個12 V的過孔,如圖5所示。經測量,DQ4和12 V過孔的間距為33 mil,該部分的12 V過孔用于連接第7層的12 V平面和Top層的開關電源芯片IR3899(IR3899-開關電源控制芯片,將12 V轉換成芯片所需的低電壓)。此電源芯片附近的PCB布線設計如圖6所示,該芯片的12 V輸入濾波電容位于PCB背面,如圖6中虛線框所示,這3個濾波電容距離芯片引腳較遠,僅通過3個過孔相連。

Figure 4 Location of the faulty signal line in the 8th layer

Figure 5 Via between DQ4 and DQ5

Figure 6 PCB wiring design near power supply chip

由于出現問題的內存信號臨近12 V電源層且臨近12 V的3個過孔,因此初步懷疑12 V電源噪聲對內存信號產生了干擾,為驗證該猜想,對電源芯片IR3899的12 V以及4條DQ信號線進行測試。

3.2 測試分析

針對電源部分的測試點選擇,主要設立了A、B、C3個點,如圖7所示,其中A點是12 V輸入的一個過孔,由于電源芯片IR3899位于PCB正面,輸入濾波電容位于背面,兩者通過過孔相連;B點是電源芯片附近的12 V銅箔,由于出現問題的信號與第7層12 V平面相鄰,內層銅箔無法直接測量,因此選擇表層近距離測量;C點是12 V輸入的濾波電容,位于PCB背面。

Figure 7 Schematic diagram of the test points for power supply chip

使用示波器測量上述選取的位置和4條DQ信號線,得到如圖8所示的波形圖。可以觀察到圖8a所示的A點波形存在580 kHz左右毛刺,該主板上電源芯片IR3899設計的開關頻率正好是580 kHz。圖8b所示的B點位置的波形中,振蕩的峰-峰值為1 V左右;圖3c所示的C點位置的波形中,振蕩的峰-峰值只有100 mV左右。因此,判斷出12 V輸入上的噪聲是由電源芯片的開關噪聲耦合進去的。

Figure 8 Waveform diagram of point A,point B,point C and 4 DQ signals

觀察圖8d中4個DQ信號的波形圖可以發現,波形圖中同樣存在574 kHz左右的主噪聲,因此懷疑4個DQ信號的報錯是由電源芯片IR3899的開關噪聲耦合引起的SI問題。

3.3 理論及仿真分析

3.3.1 理論分析

首先針對電源開關噪聲對內存DQ信號的耦合路徑進行理論分析。由于電源芯片IR3899屬于Buck電源(DC/DC降壓轉化的拓撲結構),該Buck電源的原理示意圖如圖9所示。在Buck線路的上MOS管開啟過程中,因MOS自身的寄生參數、PCB及外圍元器件的影響,會在相位(Phase)上產生一定的振蕩,振蕩產生的過程中,上MOS管在可變電阻區工作,將振蕩傳輸到12 V電源總線上,因此12 V電源總線上產生很強的開關噪聲。由于12 V的濾波電容放在背面,僅通過3個過孔相連,相當于12 V輸入的路徑上沒有直接的濾波電容,所以當振蕩傳輸到12 V電源總線上時,該振蕩噪聲在正面的3個過孔處無法完全濾除。

Figure 9 Schematic diagram of Buck power supply

PCB設計中信號線一般以GND為參考面,有時候參考面也可以是電源,因為直流電源與GND之間有大量電容作為交流連接通路。但是,當參考平面上有較大的噪聲電壓和電流時,噪聲就比較容易耦合到信號線上。同樣當距離信號線較近的區域內有電源過孔時,也可影響傳輸線上的信號傳輸。在3.1節的PCB布局中已經提到,出現問題的信號線位于第8層,它們鄰近的第7層有12 V的銅箔。由于電源芯片端沒有濾波電容,濾波電容放置在背面,因此回傳的噪聲通過過孔下傳,在第7層Power互連的銅箔上傳播,影響鄰層第8層的信號線,從而對內存的DQ信號產生干擾。電源開關噪聲通過過孔耦合到電源平面進而耦合到信號線的示意圖如圖10所示。

Figure 10 Schematic diagram of power switch noise coupling interference high-speed signal

3.3.2 仿真分析

本節對4條內存DQ信號線進行噪聲耦合仿真分析。使用Cadence Sigrity Speed2000軟件進行時域仿真,首先新建仿真工程,導入待分析的PCB BRD文件,根據實際的疊層信息設置板厚、層數、板材和銅厚等關鍵參數,依據PCB過孔的實際信息設置焊盤參數,選擇需要仿真的DDR 網絡和電源網絡并設置電源網絡電壓值,設置阻容件等關鍵器件模型,在12 V電源輸入上添加一個噪聲源,導入CPU和DDR IBIS模型,設置信號探針、信號I/O類型、信號Model、信號速率和仿真時長等仿真參數并開始仿真,得到如圖11所示的仿真結果。從圖11可以看到,DQ0、DQ1、DQ4和DQ5有明顯的影響,與RMT的log文件的結果一致。

Figure 11 Simulation results of Cadence Sigrity Speed2000

信號質量受噪聲、損耗等多種因素影響,很難對某個單一指標進行量化管控。以業內主流Intel?Whitley平臺參考版設計為例,12 V電源噪聲對DDR信號的影響約為5 mV,本例中的最大值已超過15 mV,存在潛在風險。從3.3.1節的理論分析可以發現,由于12 V電源輸入的直接路徑上沒有電容,導致電源芯片的開關噪聲耦合到了12 V輸入上,通過3個過孔傳輸到第7層的Power平面上,進而影響了第8層的信號質量,因此直接的改善手段就是將12 V電源輸入的濾波電容擺放在回流路徑上,當噪聲傳輸回12 V時,噪聲會被濾波電容濾除,即便存在也是微弱的。

基于上述的改善方案,將電容擺放在輸入路徑上:即將濾除噪聲的電容擺放在PCB正面,直接和電源芯片的12 V輸入引腳相連,改善后的PCB布局如圖12所示。再次使用Cadence Sigrity Speed2000軟件進行時域仿真,得到的仿真結果如圖13所示。可以發現,所有內存DQ信號受到的干擾明顯減小,可控制在5 mV以內。

Figure 12 PCB layout after improvement

Figure 13 Simulation results after improvement

4 優化驗證結果分析

基于上述分析及仿真結果,在該PCB板上進行返工(Rework)驗證:在電源芯片IR3899的12 V引腳的過孔處與旁邊GND之間增加1片0.1 μF電容(放置于PCB板的正面),并用16 GB內存進行2次RMT,1次通過,1次失敗,結果已有所改善;在此基礎上再增加一片0.01 μF電容,16 GB和32 GB內存的測試均通過;為了驗證測試結果不是偶然的,對Rework后的單板使用16 GB和32 GB內存各測試3次,結果均是Pass。

根據Rework的驗證結果,修改PCB設計并重新生產加工,用16 GB/32 GB的滿配內存進行RMT,3次全部Pass,N6.C0通道RxVLow信號和RxVHigh信號的裕量結果已有明顯改善,如圖14所示。由此可以證明,將12 V電源輸入的濾波電容擺放在回流路徑上的改善手段是有效的。

Figure 14 RMT results after changing PCB board

5 結束語

本文主要針對某主板設計過程中存在的電源開關噪聲耦合干擾高速信號的問題進行理論、測試、仿真分析及優化驗證,為該類問題提供一個系統的分析解決方案。在檢測到信號故障后,可以首先進行原理圖和PCB設計分析,利用示波器等測試工具測試相應波形,并利用合適的仿真工具展開故障模擬、故障定位、優化驗證仿真等過程,最后對優化方法進行改板驗證,驗證結果充分表明了本文優化手段的有效性。