高速跳頻接收機方案設計

摘? 要：隨著干擾技術的快速發展，以及通信系統對抗截獲和抗干擾能力需求不斷提高，高速跳頻接收機的需求不斷增多。高速跳頻接收機對換頻時間要求比較苛刻，這是高頻跳頻接收機設計面臨的主要問題。文章從原理上對幾種常用接收機架構進行了對比和分析，指出了制約接收機換頻時間性能提升的主要原因，提出了基于射頻直接采樣架構的高速跳頻接收機解決方案，對方案的基本架構和設計思路進行了闡述，并對方案的關鍵器件性能、達到的換頻時間、方案設計要點和關鍵指標測試情況進行了說明，可為同類通信產品的設計提供參考。

關鍵詞：跳頻通信；高速跳頻；換頻時間；射頻直接采樣；頻率合成；采樣率

中圖分類號：TN914.41? 文獻標識碼：A? 文章編號：2096-4706（2023）19-0046-05

Design of High Speed Frequency Hopping Receiver Scheme

NIU Shaowu

（Guangzhou Haige Communications Group Co.， Ltd.， Guangzhou? 510663， China）

Abstract： With the rapid development of interference technology and the increasing demand of communication system for anti-interception and anti-interference capability， the demand of high-speed frequency hopping receiver is increasing. High-speed frequency hopping receivers require more rigorous frequency conversion time， which is the main problem in the design of high-frequency frequency hopping receivers. This paper makes a comparison and analysis of several common receiver architectures in principle， points out the main reasons that restrict the improvement of frequency conversion time performance of the receiver， puts forward a solution for high-speed frequency hopping receiver based on RF direct sampling architecture. It describes the basic architecture and design ideas of the scheme， and explains the performance of key components of the scheme， the achieved frequency conversion time， the design essentials of the scheme and the testing situation of key indicators. It can provide reference for the design of similar type of communication products.

Keywords： frequency hopping communication; high-speed frequency hopping; frequency conversion time; direct RF sampling; frequency synthesis; sampling rate

0? 引? 言

跳頻通信是通信常見的抗干擾通信方式。與定頻通信相比，跳頻通信雙方的工作頻率會根據設備內偽隨機碼發生器數值計算出的頻率進行有規律的跳變。只要對方不清楚跳頻通信工作頻率的跳變規律，通信的內容很難被截獲。跳頻通信還具有抗干擾能力，即使大部分工作頻率被干擾了，跳頻通信還可以在未被干擾的工作頻率上進行信息傳輸。跳頻通信因其良好的抗截獲和抗干擾能力，在戰術通信中被廣泛應用。

隨著跳頻通信方式的發展，跟蹤干擾應運而生。跟蹤干擾是通過對跳頻信號進行偵察、檢測，并在相應頻點施加干擾信號來干擾跳頻通信。為了提高抗干擾能力，跳頻通信需要更高的跳頻速度來應對快速的跟蹤干擾。每秒幾千跳的中高速跳頻接收機相對比較容易實現，但對于跳頻速率超過每秒一萬次或更高跳速的高速跳頻接收機，由于射頻電子元器件的固有特性，實現相對比較困難。

本文分析了常用接收機架構的特點和高速跳頻接收機的難點，提出了基于國產射頻直接采樣收發芯片的高速跳頻接收機的實現方案，并對實現方案要點進行了闡述，同時還給出了實現方案的測試情況，可為高速跳頻通信技術的發展提供技術支撐。

1? 接收機換頻時間分析

跳頻通信時每個頻點跳頻通信時間包括駐留時間和換頻時間兩部分。一個跳頻周期內換頻時間越短，駐留時間越長，說明接收機用來傳輸有用信息的時間越長，信息傳遞效率越高。駐留時間和換頻時間的跳頻時序如圖1所示。每秒一萬跳的高速跳頻接收機每個頻點的駐留時間和換頻時間的總時間為1/10 000 s，即100 μs。按照跳頻通信通常要求，換頻時間占一跳通信時間的十分之一左右，即每秒一萬跳的高速跳頻接收機換頻時間要小于10 μs，通信駐留時間為90 μs。

2? 接收機架構論證

2.1? 接收機架構分析

超高速跳頻接收機換頻時間設計是難點。接收機架構有很多種，接收機結構一些固有特點已經決定了有些接收機結構很難滿足超高速跳頻的換頻時間要求。

根據變頻方式和中頻頻率的不同，接收機可分為超外差接收機、零中頻接收機、鏡像抑制接收機和射頻直接采樣接收機。以下分別對幾種接收機結構做簡單的介紹和分析。

2.1.1? 超外差架構

超外差結構信號通路上一般包括選頻濾波器、低噪放LNA（Low Noise Amplifier）、混頻器、中頻放大器和中頻濾波器等電路。超外差結構是比較經典的接收機結構，應用范圍廣，架構成熟，性能高。超外差架構分為射頻和中頻兩部分，甚至還可以有多個中頻，方便進行增益分配，實現良好的系統動態范圍。選頻濾波器的合理設計，可有效濾除中頻和像頻干擾；中頻頻率的合理選擇，可以實現優良的系統雜散性能；系統的帶寬主要取決于中頻濾波器帶寬，帶寬越窄，越可以發揮模數轉換器（Analog to Digital Converter， ADC）的性能。超外差架構接收機原理圖框圖如圖2所示。

超外差結構接收機電路相對復雜，主要體現在射頻前端比較復雜，需要選頻濾波器、放大器、混頻器、本振、自動增益控制電路等組成，對于高速跳頻的接收機來說，超外差結構的最主要缺點在于它的本振換頻速度不夠快，很難滿足換頻時間10 μs的高速跳頻需求。

本振常用的頻率合成有直接模擬頻率合成DAS（Direct Analog Frequency Synthesis）、直接數字頻率合成DDS（Direct Digital Frequency Synthesis）和鎖相式頻率合成技術PLL（Phase-Locked Loop）等。這幾種頻率合成技術中DAS和PLL技術，由于器件固有特性，很難達到換頻時間10 μs以下的技術要求。有的方案會采用乒乓環的方案實現減小換頻時間，但乒乓環電路存在電路復雜，以及負載牽引等一系列問題。DDS采用是數字處理技術，它的優點是變頻速度快，相位噪聲低，頻率精度高；缺點是帶寬較窄，輸出的雜散分量較高，可用的帶寬被限制在參考時鐘頻率的40%以下，很難在寬帶內實現高速跳頻。

2.1.2? 零中頻架構

零中頻架構接收機信號通路上主要有選頻濾波器、低噪放LNA、混頻器、本振信號、低通濾波器和模數轉換器等電路。零中頻架構接收機的本振信號與射頻信號頻率相同，故中頻頻率為零赫茲。零中頻結構接收機原理框圖如圖3所示。

零中頻架構接收機是一種結構簡單，成本和體積相對較低的接收機架構。近年來隨著高集成射頻收發芯片的快速發展，零中頻接收機被廣泛使用。零中頻接收機固有的直流偏移問題、二階失真問題和閃爍噪聲問題均可以通過一定方式進行解決。但對于高速跳頻接收機來說，目前市面上通用的收發芯片內部的本振信號換頻時間在15 μs左右，很難滿足換頻時間10 μs以內的要求。

2.1.3? 鏡像抑制架構

鏡像抑制架構接收機是為了解決超外差架構接收機存在的鏡像頻率干擾問題。鏡像抑制架構接收機的原理是通過增加混頻的復雜度從而超外差架構接收機的鏡像干擾，從而減少超外差結構接收機對鏡像濾波器的依賴。鏡像抑制架構接收機原理圖框圖如圖4所示。

鏡像抑制架構接收機可以很好地抑制像頻干擾，具有很高的接收機像頻抑制能力。但鏡像抑制架構接收機和超外差架構接收機存在同樣的問題，頻率合成器換頻時間很難達到10 μs以內。

2.1.4? 射頻直接采樣架構

射頻直接采樣架構接收機原理框圖如圖5所示。它主要包括選頻濾波器、高速ADC和數字下變頻模塊等。按照奈奎斯特采樣定理，射頻直接采樣架構接收機要求ADC的采樣頻率要足夠高，采樣頻率必須是被采樣信號帶寬的兩倍以上，才能無損地還原基帶信號，否則會發生信號混疊失真。ADC前邊帶通濾波器的帶寬必須根據ADC的采樣時鐘頻率決定。ADC采樣后的數據通過數字下變頻的方式實現基帶信號的還原。數字下變頻部分使用數控振蕩器NCO（Numerically Controlled Oscillator）的作用是產生正交的數字本振信號。數字本振信號和ADC采樣的數字有用信號進行混頻。混頻換頻后的信號經過數字低通濾波器后，濾除基帶以外的混頻產物，經數字低通濾波器濾波后產生正交I路和Q路兩路信號，并被送到解調器進行相應解調處理。

射頻直接采樣架構接收機結構是最符合軟件無線電結構的接收機，它結構最為簡潔，軟件化程度更高、更靈活，最接近理想的軟件無線電設備。射頻直接采樣架構接收機把射頻電路部分的器件數量減少到最少。有用射頻接收信號經天線進入接收通路后，僅需要經過簡單的濾波和放大后就被送給ADC進行采樣，根本無須進行模擬混頻，不存在混頻時產生的雜散和干擾信號。數字下變頻器DDC（Digital Down Conversion）處理的信號為數字信號。在數字域實現下變頻，技術比較成熟，比較容易實現。數字域下變頻算法多種多樣，成本低，速度快。射頻直接采樣缺點是結構對ADC轉換器的性能要求高，對后續信號處理芯片的處理速度要求也較高。

2.2? 接收機架構選擇

通過針對上述接收機進行對比分析，超外差架構、零中頻結構、鏡像抑制架構的接收機由于換頻時間受限，很難滿足換頻時間小于10 μs的高速跳頻接收機的要求。各種接收機結構的優缺點如表1所示。

近年來隨著高性能ADC和高性能處理器越來越成熟，射頻直接采樣架構接收機越來越多被廣泛應用。射頻直接采樣接收機模擬部分無須混頻電路，數字下變頻器中的數控振蕩器NCO為數字信號，數字域下變頻內部實現簡單，速度快，換頻時間為納秒級別，是高速跳頻接收機比較理想的架構選擇。

3? 高速跳頻接收機方案設計

射頻直接采樣架構高速跳頻接收機方案原理框圖如圖6所示。該方案核心ADC器件選用杭州城芯科技的高集成芯片CX8142。

高速跳頻接收機天線接收下來的射頻信號，經過960～1 224 MHz帶通濾波器濾除帶外無用信號，經IQ解調器后，通過固定本振，將960～1 224 MHz變換為頻率為DC～264 MHz兩路IQ信號，IQ信號經濾波和可調增益放大器放大后送給ADC器件CX8142進行信號處理，通過CX8142實現高速跳頻設計。

3.1? 核心器件性能分析

CX8142是一款集成兩路高速高精度模數轉換器ADC、兩路數模轉換器DAC、低噪聲頻率綜合器以及基于JESD204B子類1標準SerDes接口的中頻、射頻信號處理芯片，芯片功能框圖如圖7所示。單通道功耗小于0.5 W，相對于三顆分立器件搭建的硬件，其具備的高集成度、低功耗特性大大降低了系統的面積和功耗開銷。CX8142中ADC為14-bit，最高采樣率可達750 MS/s，在500 MS/s采樣條件下，80 MHz

輸入條件下SFDR設計達到-80 dBc，在200 MHz輸入條件下SFDR為-75 dBc；DAC的采樣率為14-bit的，最高采樣率為3 GSPS，輸出功率最高可達6 dBm，在80 MHz輸入條件下SFDR為-80 dBc，在200 MHz輸入條件下SFDR為75 dBc。ADC和DAC支持片內提供頻率源和外供頻率源兩種模式，其中內置頻率綜合器時鐘抖動為120 fs。高速串口最大速率為15 Gbit/s并具備均衡、擺幅調節等功能。

3.2? 換頻時間分析

CX8142芯片內集成的DDS對0～2π作16位量化，采用直接旋轉cordic，高效實現不同相位點的三角函數值求解；該技術首先通過折疊技術將0～2π折疊限定在0～π/4范圍內，接著采用查找表進行角度細化，然后根據數學量化分析得到細化后的較小角度量化補碼，直接按每位二進制值進行2-i角度免縮放因子單向旋轉。每次旋轉方向比較確定，使迭代次數有效減少，過程處理時間大大縮短；從而降低電路面積，降低雜散。采用48 bits的相位控制字在每個時鐘周期內和相位累加器內的相位進行累加，累加的結果高16 bits作為一個尋址地址，從對應的0～2π的量化結果中正弦余弦值，從而提高NCO的精度；采用小數補償技術進一步提高了相位控制字的精度；信號混頻時，采用三個乘法器實現了復數乘法，和傳統的復數乘法相比節省了25%的硬件開銷。

采用并行數據處理技術，配合DAC模塊能夠輸出兩倍系統鐘采樣率的信號（2 fs），同時提高混頻器的混頻頻率；NCO模塊可以在一個系統鐘周期內實現連續兩次的相位累加，從而輸出連續的兩個相位的正弦和余弦信號值和輸入信號進行混頻，提高輸出信號的混頻頻率；采用延時更新技術，每次更改頻率需要寫六個地址寄存器，從reg0～reg5依次寫入，只有最后一個寄存器（reg5）被寫入數據時，頻率控制字才會更新；從而實現了存在6個地址中的48 bits頻率控制字進行瞬態切換，從而實現NCO的相位連續，換頻時間快。NCO換頻時間小于0.5 μs，跳頻速率可達15萬跳以上。

3.3? AD降采樣設計

接收機工作頻段為960～1 224 MHz，為了方便對信號進行處理，在AD采樣之前需要先采用固定頻率對信號頻譜搬移至下DC～264 MHz。CX8142芯片最高采樣率750 MS/s，為了優化性能，如果使用500 MS/s采樣頻率采樣DC～264 MHz帶寬的信號，采樣率偏低，對基帶FPGA基帶處理速度要求很高。因此本方案在信道變頻部分采用IQ正交解調器的方案，先將射頻信號下變頻為兩路IQ信號，再進行ADC采樣，這樣采樣帶寬可降低一半，FPGA處理速度要求也對應降低，方案實現難度降低，可靠性也會得到保證。

3.4? 關鍵指標測試情況

在射頻直接高速跳頻接收機方案中，接收機性能主要取決于CX8142芯片性能。CX8142的關鍵指標測試情況如下。

3.4.1? 無雜散動態范圍指標測試情況

在采樣率為500 MHz，ADC滿幅電壓Vpp為1.8 V，輸入典型工作頻率為150.7 MHz，輸入功率分別為-1 dBFS、-2 dBFS、-3 dBFS、-4 dBFS時，CX8142的無雜散動態范圍（SFDR）如表2所示。

3.4.2? ADC的本底噪聲測試情況

在ADC滿幅電壓Vpp為1.8 V，不同采樣頻率時，CX8142的本底噪聲測試情況如表3所示。

除了良好的無雜散動態范圍和本底噪聲外，CX8142芯片內部數字混頻器NCO可實現信號的上下變頻，支持五種跳頻模式，五種模式包括相位連續跳頻、相位不連續跳頻、相位連續快速同步跳頻、相位不連續快速跳頻和相位相干跳頻。本方案采用相位連續跳頻方式，頻率控制字只有在最后一個相位控制字更新之后才會更新相位控制字，且相位控制字切換之后，NCO輸出的相位連續，換頻時間為0.5 μs以內，跳頻速率可達15萬跳，滿足換頻時間10 μs的高速跳頻要求。

4? 結? 論

針對高速跳頻接收機換頻時間要求苛刻這一難題，本文分析了常用接收機架構的特點和高速跳頻接收機的實現難點，提出了基于CX8142的射頻直接采樣高速跳頻接收機的解決方案。文章不僅對方案采用的關鍵器件性能和方案設計要點進行了詳細闡述，還對高速跳頻接收機的關鍵指標測試情況進行了說明，可為同類通信產品的設計提供參考。

參考文獻：

[1] 唐磊.超短波抗干擾通信系統射頻前端設計 [D].西安：西安電子科技大學，2017.

[2] 崔曉冬.超寬帶接收機的設計與實現 [D].成都：電子科技大學，2021.

[3] 王潤生.高線性寬帶射頻系統設計 [D].南京：東南大學，2015.

[4] 郭昭楊.一種可重構的寬帶射頻前端設計 [J].通信技術，2018，51（1）：245-251.

[5] 龐子鴻.基于射頻收發機的通信系統的研究與設計 [J].電子測試，2019（11）：98-99+55.

[6] 陳斌，黎紹峰，牛紹伍.寬頻段大功率射頻前端的設計問題 [J].電子科技，2017，30（9）：156-158.

[7] 朱洪亮.短波軟件無線電接收機硬件平臺設計關鍵技術研究 [D].鄭州：解放軍信息工程大學，2006.

[8] 劉雨.多通道數字信道化接收機技術研究與實現 [D].哈爾濱：哈爾濱工程大學，2017.

[9] 劉國超.基于PLL低相噪快捷變頻率源的研究與設計 [D].成都：電子科技大學，2021.

[10] 王濤.快速切換頻率綜合器的設計與實現 [D].成都：電子科技大學，2015.

[11] 王戰永.基于DDS+PLL一種快速跳頻頻率合成電路的設計與實現 [J].移動通信，2014，38（24）：57-61+66.

[12] 厲家駿.快跳頻率合成器的設計與實現 [D].杭州：杭州電子科技大學，2016.

[13] 葉津宇.超寬帶小型化捷變頻頻率合成器的研究 [D].南京：南京理工大學，2020.

[14] 李寧，范亞浩，賈建鵬，等.輕型高效可重構射頻前端的研究 [C]//第三屆航天電子戰略研究論壇論文集（遙測遙控專刊）.北京：中國航天科技集團公司第九研究院科學技術委員會，2017：89-92.

[15] 余江.無線通信中射頻收發系統的研究與設計 [J].無線互聯科技，2022，19（2）：6-7.

作者簡介：牛紹伍（1977—），男，漢族，安徽宿州人，高級工程師，本科，研究方向：無線通信系統。

收稿日期：2023-04-13