用于訪問DDR中合成孔徑雷達數據的DMA控制器設計

摘 要：合成孔徑雷達（SAR）產生的數據量大，需要存儲在雙倍速率同步動態隨機存儲器（DDR）中，由于DDR存儲器在跨頁訪問時效率低，同時SAR數據處理需要行方向和列方向計算，導致跨行讀取DDR存儲器時訪問效率不高。文章分析了DDR的訪問特性和SAR數據處理過程中的數據讀寫需求，設計了一種DMA控制器，基于專用命令隊列和指令集提出了一種新的方法。仿真測試結果表明，該方法有效提高了SAR數據在DDR中的訪問效率。

關鍵詞：雷達系統；SAR；DMA控制器；命令隊列；DDR；指令集

中圖分類號：TP39；TN95 文獻標識碼：A 文章編號：2095-1302（2024）12-00-06

0 引 言

雙倍速率同步動態隨機存儲器（DDR）因容量大、讀寫速率快的優點而被廣泛使用[1-2]。經過DDR、DDR2、DDR3、DDR4的發展，最新DDR芯片能夠在順序存取數據的情況下以8倍于DDR芯片核心頻率的速率進行讀寫[3]。由于DDR芯片在激活和預充電時不能進行數據訪問[4]，所以在跨頁存取數據時效率顯著下降，需要根據數據的存儲方式和訪問方式設計相應的DDR讀取電路。

合成孔徑雷達（Synthetic Aperture Radar， SAR）[5-6]是一種高分辨率微波遙感成像雷達，具有全天時、全天候的工作能力，并且能夠穿透云層和植被[7]。隨著數字信號處理技術的發展，SAR的分辨率越來越高，因此被廣泛應用于地球遙感、防災減災等領域[8-9]。由于SAR數據量大，無法存放在芯片內部存儲器中，只能保存在片外DDR芯片中，在SAR數據處理過程中，需要高速訪問DDR中的數據[10]，同時還要保證數據行列讀寫都高效實現。由于DDR存儲器的帶寬有限且讀取延遲較高，使得SAR在訪問DDR時，會遇到帶寬限制、延遲等問題。

DMA（直接存儲器訪問）獨立于CPU，可實現內存與外圍設備之間的數據傳輸，顯著降低數據傳輸對CPU的占用率，SAR處理芯片通過內置DMA控制器來訪問DDR，實現SAR數據的讀寫[11-12]。由于SAR數據量大，對數據帶寬要求高，且SAR數據處理過程中，DDR的內部結構和SAR數據處理訪問需求不匹配，導致訪問效率低。為解決以上問題，本文提出了一種新的DMA控制器架構，通過設計命令隊列模塊和專用的指令集，顯著提高了SAR數據行列訪問的效率。

1 DDR存儲器和SAR數據

1.1 DDR存儲器訪問特性分析

DDR作為一種存儲芯片，可以視為由Bank、Row（行），Column（列）構成的矩形存儲陣列[13]。Bank由多個行和列組成，行和列的交叉點稱為Cell（存儲單元），一行所包含的存儲單元被稱為Page（頁），DDR訪問地址由行地址、列地址、Bank地址組成[14]。圖1所示為DDR的內部結構。

本文以DDR3為例，分析其讀寫過程及時序。DDR3的存儲空間可劃分為8或16個Bank。一個存儲單元數據為8 bit或16 bit。DDR3內部數據的讀寫操作是突發（Burst）的，即從一個選定的存儲單元開始，依次連續讀寫多個存儲單元的內容[13-14]。DDR3的突發長度可設置為4或8。

DDR3讀寫過程：在訪問某行數據前，執行激活（Active）操作，打開某Bank中的一行以便訪問數據，然后對該行讀/寫，完成數據傳輸，數據傳輸結束后進行預充電（Precharge）操作以關閉當前行[15]。在激活和預充電過程中不能對DDR3進行數據訪問。

影響DDR3讀寫時序的參數有很多，其主要的影響參數有：

（1）tRCD：行激活到讀寫命令的最小時間間隔；

（2）tRTP：讀命令到預充電命令的最小時間間隔；

（3）tRP：預充電命令到激活之間的最小時間間隔；

（4）tCWL：寫命令到寫數據的時間延遲；

（5）tWR：數據寫操作完畢到預充電關閉該行的最小時間間隔；

（6）tCK：芯片工作時鐘周期。

1.2 SAR處理數據訪問方式分析

（1）行列讀寫

由于DDR存儲器在讀寫過程中執行激活和預充電操作時不能進行數據傳輸，當數據按照行順序保存在DDR中，行讀取效率很高，但列讀取效率很低，本節分析了DDR行列讀寫時的訪問效率。

若DDR3在一行中需連續讀寫n次Burst，突發長度設為8，考慮到DDR的上下沿采樣特性，會在n×4tCK時間內完成數據傳輸。

寫數據時，從某行激活命令到下一行激活命令之間的時間間隔為：

（1）

讀數據時，從某行激活命令到下一行激活命令之間的時間間隔為：

（2）

假設有1 K×1 K的數據塊保存在DDR中，訪問的突發長度設為8，在順序讀取數據時要進行1 K/8=128次突發傳輸，即n=128；在進行列訪問時，每行完成一次Burst傳輸就需要換頁，即n=1。數據訪問效率計算見式（3）、式（4）：

（3）

（4）

根據數據訪問效率公式可計算出順序讀取數據的訪問效率為：ηWRITE=92%，ηREAD=95%。列訪問數據的效率為：ηWRITE=9%，ηREAD=11%。可見，DDR3在連續地址空間下的數據訪問效率很高，但是在列訪問數據時由于頻繁跨頁導致操作效率極低。

（2）數據塊的讀寫

由于斜視角、非理想飛行軌跡等因素，SAR圖像目標的位置會發生偏移、旋轉、影像失真等[16]，通常需要進行幾何校正，以便后續目標識別和定位，因此幾何矯正是SAR處理系統中必不可少的操作[17-18]。

CS成像算法[19]主要包括：距離走動矯正、補余距離徙步校正（RCMC）中的Chirp Scaling操作、距離壓縮、SRC、一致RCMC、方位壓縮及相位校正、方位向校正以及圖像旋轉校正[20-21]。成像算法流程如圖2所示。

對CS算法的幾何校正分2步：第一步是校正成像目標距離向和方位向位置；第二步是對圖像作旋轉處理[22-23]。在幾何矯正的過程中會對數據塊進行讀寫操作。與順序讀取相比，讀取操作由于涉及在不同地址之間的頻繁切換，因此通常需要更多的尋址時間和數據傳輸時間，導致存儲器訪問效率更低[24-25]。

由以上分析可知，SAR數據的行列讀寫特點和幾何矯正中數據塊的讀寫特點，顯著影響了DDR訪問效率，本文設計了專用的DMA控制器，通過設計新的命令隊列和指令集來提高訪問效率。

2 專用DMA控制器的設計

2.1 實現方案

針對列讀和數據塊讀取導致DDR訪問效率低的問題，本文設計了命令執行控制模塊和命令隊列模塊來提高效率。命令執行控制模塊負責解析CPU預先配置好的指令，并根據解析后的指令控制數據傳輸；命令隊列模塊負責存儲控制數據傳輸的指令。

在命令執行控制模塊中，狀態機控制數據傳輸的流程和狀態轉換。狀態機根據解析后的指令控制狀態跳轉，通過循環指令和循環結束指令實現循環功能。

為命令隊列模塊設計了新的指令集，共包括7種指令，分別為：DMAEND、SETADDR、ADDADDR、LOOP、LOOPEND、D1D、NOP。其中，D1D指令是一維DMA指令，可以設置讀取的起始地址、Burst長度和Burst數量，CPU通過配置這些參數，使得控制器能夠在激活和預充電的過程中連續讀取多個存儲單元的數據，減少激活和預充電的次數，從而提高訪問效率；ADDADDR指令是跳躍地址增加量，可以設置一個固定的地址增加量，當讀取或寫入一個Burst后，地址會自動增加，這樣DMA控制器就可以在數據塊中進行有規律的多次讀寫操作，無需CPU重新計算并配置地址；LOOP和LOOPEND指令是循環開始和循環結束指令，循環指令可以在指定的循環次數內重復執行一段指令序列，循環結束后控制DMA控制器跳轉到下一個指令，可以根據實際需求靈活控制循環的次數。

本文設計的新指令集支持靈活的多重嵌套地址跳變，利用DMA地址配置的靈活性，在數據寫入時讓數據間隔寫入，讀取時間隔讀出，實現行列讀寫的效率均衡。

2.2 控制器的結構和主要功能

DMA控制器架構如圖3所示。該部分包括總線協議模塊、數據緩沖模塊、命令執行控制模塊、命令隊列模塊。

命令隊列模塊主要用來存儲指令集，這些指令將用于控制數據傳輸。

命令執行控制模塊是DMA控制器的核心部分，其功能包括從命令隊列模塊中讀取指令、解析指令內容，并負責控制狀態機以實現相關狀態的轉換。

數據緩沖模塊的主要作用是臨時存儲來自源設備的數據，并在下一階段將這些數據傳輸至目的設備。由于FIFO（先進先出）的特性能夠通過指針來實現有序的數據寫入和讀取操作，因此選擇FIFO作為數據緩沖器[26]。

總線協議模塊的功能是將命令執行模塊解析出的指令轉化為符合總線標準協議的格式，以便進行有效的數據傳輸。

DMA控制器工作流程：CPU在數據傳輸前配置好傳輸信息并寫入命令隊列模塊的相關寄存器中。當DMA控制器接收到傳輸請求后，CPU啟動控制器開始工作，命令執行控制模塊從命令隊列模塊中讀取指令，并對這些指令進行解析，根據解析的指令，DMA控制器開始執行數據傳輸操作。圖4為DMA控制器工作流程。

由于總線協議模塊和數據緩沖模塊是DMA控制器中的標準模塊，所以在此不做詳細描述。本文主要針對DDR訪問的特性，設計了專用的命令執行控制模塊和命令隊列模塊以提高訪問效率。

2.3 命令執行控制模塊的設計

命令執行控制模塊是DMA控制器的核心控制模塊，其模塊結構如圖5所示。

從結構框圖中可以看出，此模塊主要包含3部分，分別為讀取指令、解析指令、狀態機。其工作流程如下：當命令執行模塊接收到傳輸請求信號后，DMA控制器開始工作，讀取命令隊列中的存儲指令并解析，根據解析的指令控制狀態機的跳轉。狀態機是該模塊的核心部分，其根據當前狀態控制系統跳轉。狀態機的狀態轉換如圖6所示。

狀態機的各個狀態以及跳轉情況說明如下：

IDLE：空閑狀態，此時為初始狀態，不進行任何操作。當DMA控制器接收到DMA_STEAT脈沖信號后，CPU啟動DMA控制器開始工作，此時狀態機跳轉到L0狀態。

L0：啟動狀態機后進入該狀態，接收到指令LOOP時，狀態機跳轉到L1狀態，開始第一層循環操作；當接收到指令DMAEND后，狀態機跳轉到IDLE，置狀態機于空閑狀態；若此時狀態機未接收到任何指令，則仍處于L0狀態，不做任何跳轉。

L1/2/3：L1/2/3依次為軟件的第一層循環、第二層循環、第三層循環，在循環時狀態機根據配置好的傳輸信息控制系統進行循環數據存取操作；當狀態機接收到解析后的指令為LOOP時，此時狀態機跳轉到L2/3/4；如果狀態機接收到解析后的指令是DMAEND，則狀態機跳轉到IDLE狀態；如果接收到LOOP指令且第一、二、三層循環次數歸零后，此時狀態機跳回到L1/2/3狀態，否則一直保持在該狀態。

L4：該狀態表示軟件的最外層循環，本文設計循環次數最大為4層循環，若是編輯循環次數多于4層，則狀態機跳轉到L4_ERR狀態。

L4_ERR：該狀態表示狀態機出錯。由于本文設計的最大循環層數為4層，所以當編輯超過4層，且在運行過程中超過4層，則狀態機跳轉到該狀態，并且在下一個時鐘周期跳轉到IDLE狀態。

2.4 命令隊列模塊及專用指令集設計

DMA控制器中的命令隊列模塊用于存儲和管理DMA操作的指令，允許DMA控制器按照預定的順序執行數據傳輸任務，減輕CPU的負擔，提高系統效率。

命令隊列由一組存儲位置組成，每個位置都可以存儲一條DMA指令。命令隊列的指令格式字段包括操作碼、源地址、目的地址、數據長度和其他控制信息。

命令隊列模塊通過指令的格式來解析每個DMA操作，并根據這些信息配置DMA控制器的其他部分，以執行數據傳輸操作。命令執行控制模塊依次從指令隊列中取出指令，并按照指令中指定的源地址、目標地址、數據長度等傳輸信息執行相應的數據傳輸操作。當一個指令執行完成，DMA控制器會繼續執行下一個指令，直到隊列中的所有指令都被處理完畢。

指令集是用于控制DMA傳輸操作的一組指令，能夠靈活控制數據傳輸過程，包括傳輸方向、大小、速度等，同時還支持中斷機制，確保及時通知CPU傳輸狀態[27]。通過指定DMA通道和內存地址，還可以管理多個數據傳輸任務，并確保數據被正確存取到指定地址。指令集還支持數據校驗，確保數據的完整性和正確性。因此DMA控制器在處理大數據的情況下，指令集發揮著重要的作用。

由于傳統的指令集不能支持多重靈活地址跳變，使得DMA在讀取數據時效率不高[28]，所以本文通過設計新的指令集，采用7種指令，以支持靈活的多重嵌套地址跳變，解決DDR跨頁訪問效率低的問題。

（1）DMAEND、LOOPEND、NOP

DMAEND指令表示DMA命令結束，LOOPEND指令表示循環結束，NOP表示DMA控制器無操作。圖7為指令格式，[63：56]表示指令標號，為0時代表DMAEND指令，為4時表示LOOPEND指令，為6時表示NOP指令；其余位不配置。

（2）SETADD

SETADD指令表示設置起始地址。圖8為SETADD指令格式，[63：56]表示指令標號，為1時代表SETADD指令；[56：54]為01時表示SRC，設置源起始地址；為10時表示DST，設置目的起始地址；[54：35]不配置，[34：0]表示起始地址。

（3）ADDADDR

ADDADDR指令表示設置跳躍地址增加量。圖9為ADDADDR指令格式，[63：56]表示指令標號，為2時表示ADDADDR指令；[56：54]為01時表示SRC，為10時表示DST；[54：35]不配置；[34：0]表示跳躍地址增加量。

（4）LOOP

LOOP指令表示循環。圖10為LOOP指令格式，[63：56]表示指令標號，為3時代表LOOP指令；[55：20]不配置；[19：0]表示循環次數。

（5）D1D

D1D指令表示一維DMA。圖11為D1D指令格式，[63：56]表示指令標號，為5時表示D1D指令；[56：54]為01時表示SRC，為10時表示DST；[54：51]表示設置Burst長度；[50：35]表示設置Burst數量；[34：0]表示設置跳躍地址增加量。

DMA的工作過程：

（1）CPU配置指令：CPU確定好數據傳輸的源地址、目的地址、數據長度等傳輸信息，并將相應的指令寫入命令隊列模塊中。

（2）啟動DMA控制器傳輸：配置好指令信息后，CPU發出DMA啟動信號DMA_START來觸發DMA控制器開始工作。

（3）解析指令：命令解析控制模塊接收到DMA啟動信號后開始解析指令，并根據指令配置狀態機。當狀態機接收到執行數據傳輸的指令D1D時，命令解析控制模塊將相應的配置傳遞給總線協議模塊。

（4）總線協議模塊：總線協議模塊負責將DMA指令轉化為實際的AXI指令，并進行數據傳輸操作，此模塊通過AXI接口實現系統內存與外部設備通信。在執行完當前指令后，此模塊會通過握手機制與命令解析控制模塊通信，確保在同一時間只有一條DMA指令被執行。

（5）命令解析控制模塊狀態控制：命令解析控制模塊持續解析指令，并根據內部狀態機和指令的PC指針控制跳轉。DMA控制器按照指令的順序執行多個數據傳輸操作，直到解析到DMAEND指令。

（6）DMA傳輸完成：當命令解析控制單元完成了DMA指令序列的執行后，狀態機跳轉到IDLE狀態，DMA傳輸過程結束。

3 仿真驗證結果分析

本文通過系統級代碼仿真來驗證DMA控制器的功能。仿真系統由DMA控制器、總線、DDR存儲器組成。總線是連接各設備的通信通道，可以在不同設備間傳輸數據和控制信息。在本實驗的仿真系統中，使用的是AXI總線和AXI-Stream總線。AXI總線協議支持高性能、高頻率系統設計，適用于高帶寬、低延時設計，而且支持突發傳輸。AXI-Stream用于高速的數據流傳輸。DMA控制器將數據從AXI總線搬運到AXI-Stream。驗證平臺所用的系統是Linux操作系統，所用的仿真工具為VCS，通過verdi觀察仿真時序圖和打印log文件判斷功能的正確性。

設計采用12 nm工藝對DMA控制器進行邏輯綜合，工作頻率為1 000 MHz，綜合面積為101 053 μm2。

通過系統仿真驗證，得到圖12所示的DMA控制器讀數據的仿真波形，圖13所示為寫數據的仿真波形。

使用硬件平臺實測DDR的訪問帶寬，平臺工作在400 MHz時鐘下，效率為實測數據訪問帶寬與峰值數據訪問帶寬的比值。表1統計了在特定尺寸下數據的帶寬和訪問效率。

由表1的測試結果可知，DMA讀數據的傳輸效率達69.5%，寫數據的傳輸效率達67%，平均讀寫效率達68.25%，理論讀寫平均效率為80%，理論結果與實測結果基本吻合。因此，本文設計的DMA控制器在處理大規模雷達數據時，可以滿足高效率的實時性要求。

表2為本文設計與其他文獻設計在DMA讀取帶寬方面的比較。從結果中可以看出，本文設計的DMA控制器讀帶寬為4.47 Gb/s，寫帶寬為4.28 Gb/s，均高于其余文獻設計的DMA。

4 結 語

本文介紹了用于訪問DDR中合成孔徑雷達數據的DMA控制器的設計思路和實現過程，通過引入新的指令集，解決了DDR中SAR數據行列訪問效率低的問題。本文設計的DMA控制器具有一定的應用價值和實際意義，可被廣泛應用于高速數據傳輸系統中。

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作者簡介：周家萍（2000—），女，在讀碩士研究生，研究方向為遙感數據處理、實時信號處理。

楊 柱（1976—），男，博士，正高工，研究方向為遙感數據處理、集成電路設計、計算機系統。

徐 明（1992—），男，在讀博士研究生，研究方向為在軌信號處理、遙感信號實時處理、輕量化網絡設計。

張 傲（2000—），男，在讀碩士研究生，研究方向為SAR成像實時處理。