基于ATE 的高速DAC 射頻參數(shù)SFDR 測(cè)試技術(shù)優(yōu)化

沈鍾杰，張一圣，孔 銳，王建超

（中國(guó)電子科技集團(tuán)公司第五十八研究所，江蘇 無錫 214035）

0 引 言

數(shù)模轉(zhuǎn)換器（Digital to Analog Converter, DAC）是一種將輸入的數(shù)字信號(hào)按照一定的規(guī)則轉(zhuǎn)換成相應(yīng)的模擬信號(hào)的電路，廣泛應(yīng)用于計(jì)算機(jī)、數(shù)字通信、自動(dòng)控制、數(shù)字信號(hào)處理和多媒體等領(lǐng)域[1-3]。DAC 屬于數(shù)模混合電路，相較于單純的數(shù)字電路或模擬電路，測(cè)試條件更為復(fù)雜，測(cè)試難度更加突出。對(duì)DAC 電路進(jìn)行測(cè)試，既需要應(yīng)對(duì)高速變化的數(shù)字信號(hào)，又需要采集高質(zhì)量的模擬信息，測(cè)試所需信號(hào)的穩(wěn)定性、精確度及抗干擾能力遠(yuǎn)高于單純的數(shù)字或模擬電路[4-5]。測(cè)試所用的集成電路自動(dòng)測(cè)試設(shè)備（ATE）是一款可擴(kuò)展型平臺(tái)，融合了數(shù)字測(cè)試、模擬測(cè)試和射頻測(cè)試等資源，能夠滿足高速DAC 測(cè)試的需求[6-7]。

本文以一款高速數(shù)模轉(zhuǎn)換器電路DACXX 為測(cè)試對(duì)象，介紹了DAC 電路的工作原理和測(cè)試方法；然后通過優(yōu)化DAC 數(shù)據(jù)碼、改進(jìn)ATE 測(cè)試板卡PCB 等方法，優(yōu)化了測(cè)試指標(biāo)，使得SFDR 等高頻DAC 動(dòng)態(tài)類參數(shù)指標(biāo)接近或達(dá)到實(shí)裝測(cè)試值，從而提高ATE 機(jī)臺(tái)上測(cè)試高速DAC 射頻參數(shù)的可靠性。

1 電路介紹

DACXX 是一款低功耗、高動(dòng)態(tài)范圍的四通道16 位數(shù)模轉(zhuǎn)換器（DAC），采樣率高達(dá)1.25 GSPS。如圖1 所示，DACXX 電路的A 通道和B 通道共用一組差分輸入管腳DAB[15:0]P/N，其中A 通道的輸入數(shù)據(jù)會(huì)在數(shù)據(jù)時(shí)鐘管腳DATACLKP/N 的上升沿被抓取，B 通道的輸入數(shù)據(jù)則會(huì)在DATACLKP/N 的下降沿被抓取。同理，C 通道和D 通道也是共用一組差分輸入管腳DCD[15:0]P/N。

圖1 DACXX 采樣時(shí)序圖

DACXX 是電流輸出型的DAC，共有4 路差分電流輸出：IOUTAP 和IOUTAN、IOUTBP 和IOUTBN、IOUTCP和IOUTCN、IOUTDP 和IOUTDN。互補(bǔ)形式的差分輸出電流能夠有效消除共模噪聲源（數(shù)字饋通、片上和PCB噪聲）、DC 偏置以及級(jí)次失真分量造成的不利影響，同時(shí)信號(hào)的輸出功率也將提升2 倍。

一對(duì)差分輸出電流IOUTP 和IOUTN 之間的關(guān)系表示為：

式中IOUTFS為滿幅電流，最高可達(dá)30 mA。

假定流入某一節(jié)點(diǎn)的電流符號(hào)為“-”，流出某一節(jié)點(diǎn)的電流符號(hào)為“+”，對(duì)于DACXX，輸出電流由IOUTP流入IOUTN，于是輸出電流P 端和N 端的大小可以表示為：

式中CODE 為DAC 數(shù)據(jù)輸入字的十進(jìn)制表示。

當(dāng)IOUTP 和IOUTN 驅(qū)動(dòng)的負(fù)載電阻為RL時(shí)，IOUTP和IOUTN 兩端的電壓為：

2 參數(shù)介紹

無雜散動(dòng)態(tài)范圍SFDR 是高速DAC 測(cè)試的一項(xiàng)重要射頻參數(shù)和性能指標(biāo)，指載波頻率的RMS 幅度與次最大失真成分的RMS 值之比。SFDR 大小通常用dBc（相對(duì)于載波頻率幅度）或dBFS（相對(duì)于DAC 的滿量程范圍）衡量[8-9]。SFDR 參數(shù)的測(cè)試中，一般選擇正弦波作為載波信號(hào)。

表1 為DACXX 關(guān)鍵動(dòng)態(tài)參數(shù)SFDR 的測(cè)試條件，其中fDAC指采樣頻率，fOUT指輸出正弦波信號(hào)的頻率，共測(cè)量了20 MHz、50 MHz、70 MHz 三種頻率下的SFDR 參數(shù)。

表1 DACXX 動(dòng)態(tài)參數(shù)SFDR

3 測(cè)試方案設(shè)計(jì)

基于ATE 的SFDR 測(cè)試方案基本步驟為：

1）生成符合測(cè)試條件的測(cè)試碼，將生成的測(cè)試碼導(dǎo)入ATE 的軟件環(huán)境；

2）利用ATE 的采集模塊Digitizer 抓取電路的模擬輸出波形；

3）對(duì)抓取到的波形進(jìn)行數(shù)據(jù)處理，計(jì)算得出SFDR。

但是對(duì)于類似DACXX 的高速DAC，ATE 自帶的采集模塊滿足不了采樣頻率的要求，需要外接頻譜儀抓取波形得到SFDR。

4 測(cè)試碼的生成

測(cè)試向量生成是集成電路測(cè)試的一個(gè)重要環(huán)節(jié)[10-11]。SFDR 測(cè)試碼的生成需要考慮4 個(gè)關(guān)鍵參數(shù)，即信號(hào)頻率Ft、采樣頻率Fs、采樣點(diǎn)數(shù)N以及信號(hào)周期數(shù)K。由于SFDR 的計(jì)算通常需要在頻域進(jìn)行，所以先對(duì)模擬輸出波形進(jìn)行快速傅里葉變換（FFT），將波形從時(shí)域轉(zhuǎn)換到頻域。為了獲得完美的頻譜波形，F(xiàn)FT 要求時(shí)域信號(hào)無限連續(xù)，即信號(hào)的起點(diǎn)和終點(diǎn)能夠相連，嚴(yán)絲合縫。采樣范圍內(nèi)的信號(hào)周期數(shù)K需為整數(shù)，且滿足如下條件：

以fDAC=1.25 GSPS、fOUT=20 MHz 為例，此時(shí)，F(xiàn)s=1 250 MHz，F(xiàn)t=20 MHz，采樣點(diǎn)數(shù)N通常為2n，N越大，噪聲越小，此處設(shè)為65 536。可通過式（6）計(jì)算出周期數(shù)K=1 048.576。周期數(shù)K需為整數(shù)，且與采樣點(diǎn)數(shù)N互質(zhì)，否則生成的測(cè)試波形中會(huì)存在冗余的重復(fù)點(diǎn)；其次采樣點(diǎn)數(shù)N為偶數(shù)，因此可將周期數(shù)K確定為奇數(shù)，即設(shè)定K=1 049，代入公式（6）反推Ft=20.008 MHz，由此4 個(gè)關(guān)鍵參數(shù)的值都確定了。

基于上述原理，本文設(shè)計(jì)了一款可以針對(duì)不同位數(shù)并行DAC、不同輸出路數(shù)、不同內(nèi)插模式等各種條件自動(dòng)生成數(shù)據(jù)輸入測(cè)試碼的軟件，軟件界面如圖2所示。該軟件能夠根據(jù)輸入?yún)?shù)自動(dòng)生成DAC 測(cè)試所需數(shù)據(jù)，提高了DAC測(cè)試的效率，優(yōu)化了DAC動(dòng)態(tài)參數(shù)測(cè)試指標(biāo)。

圖2 軟件界面

5 測(cè)試結(jié)果

圖3 為DACXX 數(shù)據(jù)手冊(cè)中SFDR 參數(shù)的典型頻譜圖，采樣頻率fDAC為1 250 MSPS，輸出信號(hào)頻率分別為20 MHz 和70 MHz，其典型值為73 dBc 和66 dBc。

圖3 數(shù)據(jù)手冊(cè)中不同頻率下SFDR 參數(shù)的頻譜圖

圖4 為DACXX 測(cè)試板卡DAC 動(dòng)態(tài)參數(shù)測(cè)試的原理圖。一對(duì)差分輸出IOUTAP 和IOUTAN 先后通過濾波電容C1、C2，巴倫T1、變壓器T2以及SMA 頭S1連接頻譜儀，其中一對(duì)100 Ω 的下拉電阻用于將電流輸出轉(zhuǎn)換為電壓輸出。圖5 為ATE 測(cè)試板卡的PCB 圖。圖6 為ATE測(cè)試實(shí)際測(cè)得的輸出信號(hào)頻率在20 MHz 和70 MHz 下的頻譜圖。與圖3 相比，20 MHz 下的SFDR 為70.42 dBc（載波為0 dB），比典型值低了2.58 dBc；70 MHz 下的SFDR 為63 dBc，比典型值低了3 dBc。

圖4 DAC 動(dòng)態(tài)參數(shù)測(cè)試原理圖

圖6 ATE 測(cè)試所得不同頻率下SFDR 參數(shù)的頻譜圖

由于DACXX 是四路輸出，考慮到信號(hào)隔離度和信號(hào)質(zhì)量問題，對(duì)原先的PCB 進(jìn)行如下改進(jìn)：

1）將模擬信號(hào)和數(shù)字信號(hào)隔離；

2）DAC 信號(hào)按微帶線處理，減少stub；

3）高頻信號(hào)周圍加屏蔽地孔，四路DAC 輸出增加隔離度等。

首先需要將模擬信號(hào)和數(shù)字信號(hào)隔離。由于數(shù)字信號(hào)通常為矩形波，含有大量的諧波分量，若不把測(cè)試板中的模擬地和數(shù)字地從接入點(diǎn)分隔開，數(shù)字信號(hào)中的諧波將會(huì)對(duì)模擬信號(hào)的波形造成干擾，從而影響信號(hào)的完整性。為了避免數(shù)字信號(hào)耦合到模擬信號(hào)中，將模擬地和數(shù)字地單獨(dú)鋪銅，再在橋接處用0 Ω 電阻單點(diǎn)連接。0 Ω 電阻相當(dāng)于狹窄的電流通路，在所有頻帶上都有衰減作用，能限制環(huán)路電流，抑制噪聲。

其次將DAC 的模擬輸出信號(hào)采用微帶線結(jié)構(gòu)布線。微帶線是指由支在介質(zhì)基片上的單一導(dǎo)體帶構(gòu)成的微波傳輸線，由于其一面是板材介質(zhì)，另一面是介電常數(shù)低的空氣，因此信號(hào)損耗小、傳輸速度快、抗干擾能力強(qiáng)，適用于對(duì)信號(hào)質(zhì)量要求較高的高速信號(hào)。此外，微帶線的特性阻抗取決于線的厚度、寬度以及與地層的距離，易于控制，便于實(shí)現(xiàn)阻抗連續(xù)。

本文對(duì)DAC 的模擬信號(hào)采用微帶線結(jié)構(gòu)表層走線，減少過孔和stub，同時(shí)使用微孔技術(shù)將過孔直接打在焊盤上，盡可能消除阻抗不連續(xù)的斷點(diǎn)，降低信號(hào)傳輸?shù)膿p耗。

最后，通過在高頻信號(hào)周圍加屏蔽過孔帶增加四路DAC 輸出的隔離度。屏蔽過孔帶是指分布在信號(hào)線兩側(cè)的一連串接地過孔形成的屏蔽線，可以有效抑制信號(hào)間的串?dāng)_[12]。任一頻率的電磁波在測(cè)試板上傳輸?shù)牟ㄩL(zhǎng)可以表示為：

式中：c 為真空中的光速；f為電磁波的頻率；εe為有效介電常數(shù)。當(dāng)屏蔽地孔的間距≤1 20 時(shí)，可以顯著降低射頻信號(hào)EMC 的泄漏，防止高頻信號(hào)間的干擾。

在有限的空間內(nèi)盡可能地將四路DAC 輸出信號(hào)間的距離增大，同時(shí)在信號(hào)兩側(cè)布上屏蔽過孔帶，增加四路DAC 輸出的隔離度。

圖7 為改進(jìn)后ATE 測(cè)試板卡的PCB 圖，其提高了信號(hào)走線質(zhì)量，減小了信號(hào)損耗[13]。

圖7 改進(jìn)后的ATE 測(cè)試板卡PCB 圖

圖8 為PCB 改進(jìn)后ATE 測(cè)試實(shí)際測(cè)得的輸出信號(hào)頻率在20 MHz 和70 MHz 下的頻譜圖。與圖6 相比，20 MHz 下的SFDR 為74.58 dBc（載波為0 dB），優(yōu)化了4.16 dBc，比典型值高了1.58 dBc；70 MHz 下的SFDR 為68.74 dBc，優(yōu)化了5.74 dBc，比典型值高了2.74 dBc。

圖8 PCB 改進(jìn)后ATE 測(cè)試不同頻率下SFDR 參數(shù)的頻譜圖

6 結(jié) 語

高頻類DAC 在ATE 上開發(fā)時(shí)，動(dòng)態(tài)類參數(shù)如SFDR 等測(cè)試指標(biāo)往往低于實(shí)裝測(cè)試值。本文通過對(duì)ATE 測(cè)試板卡PCB 的改進(jìn)、DAC 數(shù)據(jù)碼的優(yōu)化以及測(cè)試程序時(shí)序上的調(diào)整等，大大優(yōu)化了測(cè)試指標(biāo)，使得SFDR 等高頻DAC 動(dòng)態(tài)類參數(shù)指標(biāo)接近或達(dá)到實(shí)裝測(cè)試值，提高了ATE 機(jī)臺(tái)上測(cè)試高速DAC 射頻參數(shù)的可靠性。

注：本文通訊作者為沈鍾杰。