基于55 nm DICE 結構的單粒子翻轉效應模擬研究*

張幸 劉玉林 李剛 燕少安 肖永光 唐明華

(湘潭大學材料科學與工程學院,湘潭 411105)

單粒子翻轉(single event upset,SEU)是器件在輻照空間中應用的關鍵難題,本文以55 nm 加固鎖存單元為研究載體,通過三維數值模擬方法,獲得了重離子不同入射條件下的線性能量轉移(linear energy transfer,LET)閾值和電壓脈沖變化曲線,研究了雙互鎖存儲單元(dual interlockded storage cell,DICE)的抗輻照性能和其在不同入射條件下的SEU 效應.研究表明,低LET 值的粒子以小傾斜角入射器件時,降低了器件間的總電荷收集量,使得主器件節(jié)點的電壓峰值和電壓脈寬最小,器件SEU 敏感性最低;由于空穴與電子遷移率的差異,導致DICE 鎖存器中Nhit 的入射角敏感性遠大于Phit;合理調節(jié)晶體管間距可以削弱電荷共享效應,使得從器件總電荷收集量減小,仿真計算得到此工藝下晶體管間距不能小于1.2 μm.相關仿真結果可為DICE 鎖存單元單粒子效應的物理機制研究和加固技術提供理論依據和數據支持,有助于加快存儲器件在宇航領域的應用步伐.

1 引言

空間輻射粒子(等離子體、太陽粒子等)[1]會削弱導致航天航空領域的電子設備性能降低,甚至完全失效.研究表明,在納米級工藝下,單粒子翻轉效應是影響宇航級集成電路抗輻照性能的關鍵因素.單粒子翻轉(single event upset,SEU)是指由于帶電粒子與靶材料發(fā)生碰撞電離出電子-空穴對[2–4],造成載流子濃度梯度和電場分布紊亂,并導致數據節(jié)點狀態(tài)發(fā)生翻轉的現象[5].目前芯片研制過程通常分為“市場調研-設計-驗證-制造-試驗-應用”6 個過程,存在研制周期長且試驗成本高昂的問題,因此需要盡早暴露風險降低試錯成本,可通過三維數值模擬仿真獲取電路性能參數,推進電路加固設計工作的順利進行.

在輻照空間系統(tǒng)極高的性能要求背景下,電子零部件的特征尺寸、面積和輻照耐受性是一對矛盾體[6].隨著輻照空間系統(tǒng)中電子零部件的面積和功耗逐年減小,作為數字電路關鍵部件之一的鎖存器,其輻照耐受性引起了廣泛關注[7].為實現低單粒子翻轉率[8,9],標準雙互鎖存儲單元已應用于納米級金屬氧化物半導體技術中,雙互鎖存儲單元(dual interlockded storage cell,DICE)以最低的面積、功耗開銷實現優(yōu)異的抗輻射性能.但在先進納米級技術下,晶體管的尺寸縮放降低了節(jié)點電容和電源電壓,導致DICE 的SEU 臨界電荷并不高[10],相鄰敏感節(jié)點間的電荷共享效應增大了出錯的概率,一旦入射粒子同時破壞多個敏感節(jié)點將引發(fā)嚴重故障.因此,表征納米級DICE 電路在不同情況下的輻射耐受性,同時評估其加固策略的有效性至關重要.Maru 等[11]證明了與三模冗余觸發(fā)器相比,DICE 在面積和速率方面具有很大優(yōu)勢,提出應用90 nm 及以下的特征尺寸技術,軌道上的通量水平依賴于線性能量轉移值和粒子入射角;Xu等[12]基于65 nm DICE 觸發(fā)器中敏感節(jié)點對的特點,以及不同間距DICE 觸發(fā)器的翻轉情況,表征了DICE 單元的電荷共享效應,并確定DICE 觸發(fā)器中電荷共享效應對觸發(fā)器的影響范圍為1.6 μm;Luo 等[13]研究了入射角對SEU 和單粒子多位翻轉(multiple-cell upsets,MCU)的影響,證明SRAM中大傾角沿阱入射是SEU 和MCU 的最差取向,粒子大傾斜角入射增大SEU 反應截面,大大降低SEU 閾值;Hsiao 等[14]證明在3 種經典鎖存器設計中,由于DICE 在連接節(jié)點處產生較高的寄生電容,導致DICE 單元易受到單粒子雙節(jié)點擾亂(single event double upset,SEDU)的影響,同時提出SEDU 不僅取決于設計的物理布局和粒子撞擊角度,還取決于工藝節(jié)點的縮小.

綜上所述,由于空間輻射效應的影響,空間電子元器件較少采用先進工藝節(jié)點,多采用中端工藝制程水平.當前已有相關人員展開了DICE 加固后SRAM 或觸發(fā)器器件的重離子輻照研究,包括65,90,130 nm 等特征尺寸.較小工藝節(jié)點下晶體管的延時更低、功耗更小、速度更快,且集成度更高,其中55 nm 在輻射環(huán)境電子元器件中應用極其廣泛,具有龐大的消費市場.但國內外學者針對55 nm 的DICE 加固鎖存器相關研究還未公開報道,當前該工藝節(jié)點下粒子入射條件和器件結構與抗輻照性能的關系無可靠性結論.因此本文基于TCAD 仿真工具,針對55 nm 晶體管單元開展了DICE 結構的器件/電路混合仿真,驗證了DICE單元的抗SEU 性能,同時通過改變重離子源的線性能量轉移(linear energy transfer,LET)值、入射角度和金屬氧化物半導體(metal oxide semiconductor,MOS)管間距,仿真得到不同入射條件下的LET 閾值,對比了n 型MOS (NMOS)與p 型MOS(PMOS)晶體管抗SEU 性能,分析了不同條件對DICE 單元SEU 效應的影響.

2 仿真建模

目前主要有飛行實驗、重離子輻射裝置實驗和計算機仿真實驗這3 種輻照效應研究方法[15],空間飛行和重離子輻射裝置實驗所需經費高昂,且無法捕捉半導體器件受輻照后的電荷收集過程,以及器件電壓、電流等電學參數的變化.因此,隨著計算機技術的迅猛發(fā)展,半導體仿真工具TCAD 實現的三維數值模擬仿真已成為模擬單粒子效應的有效手段.TCAD 不僅可以建立元器件的物理模型,還支持引入SPICE 模型與物理器件結合的混合仿真.混合仿真是指將Hspice 電路結構導入TCAD,其中關鍵器件使用三維器件模型代替,非關鍵器件采用電路模型的仿真方法.相較純電路仿真而言,混合仿真結果與重離子實驗所得結果吻合度更高.

本文基于55 nm 工藝的鎖存單元電路,建立寬度為150 nm 的NMOS 和PMOS 晶體管模型,晶體管名稱分別為nfet 和pfet.在混合仿真過程中,模型校準是器件仿真中非常關鍵的一步,可通過電學特性校準提高仿真結果的準確性和可參考性.在模型校準過程中,需將NMOS 和PMOS 晶體管分別進行電學特性(Id-Vd轉移曲線和Id-Vg輸出曲線)仿真,并與SPICE 模型晶體管的電學特性曲線進行對比,經過不斷地調整溝道摻雜和柵摻雜濃度等參數,得到與SPICE 模型電學特性較吻合的曲線即完成建模.這里,Id為漏極電流,Vd為漏極電壓,Vg為柵極電壓.表1 列出了以55 nm SPICE 模型為準,校準后的NMOS 和PMOS 晶體管工藝參數.圖1 為nfet 和pfet 晶體管的電學特性仿真結果.可以看出,器件電學特性曲線的仿真結果和SPICE 模擬數據有良好的擬合關系,說明建立的晶體管模型可用于后續(xù)的單粒子效應仿真.

表1 55 nm MOS 晶體管工藝參數Table 1.55 nm MOS transistor process parameters.

圖1 MOS 管電流-電壓特性校準結果 (a) nfet 器件Id -Vd 校準曲線;(b) nfet 器件Id -Vg 校準曲線;(c) pfet 器件Id -Vd 校準曲線;(d) pfet 器件Id -Vg 校準曲線Fig.1.Current-voltage characteristics calibration results of MOS tube: (a) The Id -Vd calibration curve of nfet device;(b) the Id -Vg calibration curve of nfet device;(c) the Id -Vd calibration curve of pfet device;(d) the Id-Vg calibration curve of pfet device.

3 結果與討論

3.1 非加固鎖存單元與DICE 加固鎖存單元的SEU 研究

DICE 結構與傳統(tǒng)鎖存單元相比,增加兩個冗余節(jié)點用于備份存儲數據,分別稱為DA,DB,DC 與DD.DA,DC 節(jié)點和DB,DD 節(jié)點組成兩對互補的數據狀態(tài),使得存儲數據被冗余保存.其原理是當粒子入射造成一個節(jié)點(DA)產生單粒子瞬態(tài)脈沖時,與該節(jié)點存儲相同數據的節(jié)點(DC),可通過其他節(jié)點(DB,DD)恢復(DA)邏輯狀態(tài),使得鎖存單元的數據狀態(tài)實現翻轉再恢復[16].

為開展DICE 抗SEU 性能的研究,以單管模型nfet 和pfet 晶體管為基礎,建立符合電路基本結構的反相器模型INV,搭建電路如圖2 和圖3所示.其中標準鎖存單元電路中MP2 和MN1 晶體管和DICE 加固仿真中DP4 和DN3 晶體管均由INV 模型代替,其他MOS 管為電路模型.仿真設定重離子輻照溫度為25 ℃、工作電壓為1.2 V,LET 值為37 MeV·cm2/mg 的入射粒子于2 ns 時刻,沿z軸正方向垂直入射在截止態(tài)MOS 管漏極中心,入射深度為10 μm,徑跡半徑為0.05 μm.

圖2 標準鎖存單元電路原理圖(VDD,電源電壓;VSS,接地端電壓;CLK1/CLK2,時鐘信號) (a) 標準鎖存單元電路中粒子轟擊MN1 漏極;(b) 標準鎖存單元電路中粒子轟擊MP2 漏極Fig.2.Circuit diagram of standard latch cell: (a) Particle bombards the drain of MN1 in the standard latch cell circuit;(b) particle bombards the drain of MP2 in the standard latch cell circuit.VDD,power voltage;VSS,ground terminal voltage;CLK1/CLK2,clock signal.

圖3 DICE 結構電路原理圖 (a)粒子轟擊DICE 電路中DN3 漏極;(b)粒子轟擊DICE 電路中DP4 漏極Fig.3.Circuit diagrams of DICE structure: (a) Particle bombards the drain of DN3 in DICE circuit;(b) particle bombards the drain of DP4 in DICE circuit.

標準鎖存單元電路由3 個NMOS (MN1,MN2,MN3)和3 個PMOS (MP1,MP2,MP3)互連而成,當D1 節(jié)點為高電平時,MN1 為截止狀態(tài),MP2為導通狀態(tài),重離子轟擊敏感節(jié)點MN1 漏極,有大量的電子向漏極漂移擴散,D1 節(jié)點收集足夠多的電子后輸出一個從“1”到“0”的脈沖,仿真結果如圖4 所示;反之,當D1 節(jié)點為低電平時,MP2 晶體管為截止狀態(tài),MN1 晶體管為導通狀態(tài),此時用重離子轟擊敏感節(jié)點MP2 漏極,有大量的空穴向漏極漂移擴散,累積到一定程度D1 節(jié)點輸出一個從“0”到“1”的脈沖.仿真結果表明在LET 值為37 MeV·cm2/mg 的條件 下,無論粒 子轟擊的是NMOS (Nhit,NMOS hit)還是PMOS (Phit,PMOS hit),電路均發(fā)生SEU 且LET 閾值都極低,其中,MN1 的LET 閾值僅為0.6 MeV·cm2/mg,MP2 的LET 閾值僅為0.5 MeV·cm2/mg.

圖4 粒子轟擊標準鎖存單元中MN1 漏極D1,D2 節(jié)點電壓變化Fig.4.Transient voltage change of D1 and D2 nodes when particle bombards the drain of MN1 in the standard latch cell circuit.

在DICE 電路仿真中,引入相同的輻照條件,入射粒子轟擊關態(tài)晶體管DN3,得到DA,DB,DC,DD 節(jié)點電壓的變化,仿真結果如圖5 所示.結果表明,在LET 值為37 MeV·cm2/mg 的條件下,轟擊截止狀態(tài)晶體管,各節(jié)點數據狀態(tài)均在短時間內得到恢復,且各晶體管LET 閾值均大于50 MeV·cm2/mg,相比于標準鎖存單元,DICE 結構使鎖存單元抗SEU 性能大大提升,且體現出較強應用優(yōu)勢和性能優(yōu)勢.

圖5 DICE 電路中粒子轟擊DN3 漏極各節(jié)點電壓變化Fig.5.Voltage variation of each node when particle bombards the drain of DN3 in the DICE circuit.

3.2 DICE 加固鎖存單元的SEU 效應研究

為進一步探究DICE 在納米級工藝下的抗SEU 性能,以臨近排布的兩個MOS 器件為仿真對象,判斷敏感節(jié)點的電壓脈沖和LET 閾值,對比PMOS 和NMOS 的抗SEU 性能,同時研究雙阱工藝下DICE 抗SEU 性能與入射因素之間的關系.其中主器件為入射粒子直接轟擊的器件,從器件為被動收集電荷的器件,相互臨近的兩個電極為漏極.圖6 為DICE 電路原理圖,在SEU 仿真中,DP4,DP6,DN3,DN5 晶體管均由TCAD模型INV 替代,其中DN3 和DN5 共P 阱、DP4、DP6共N 阱,電路中其他MOS 管均采用電路模型.

圖6 DICE 電路原理圖 (a)粒子轟擊DICE 電路中DN3 漏極;(b)粒子轟擊DICE 電路中DP4 漏極Fig.6.Circuit diagrams of DICE: (a) Particle bombards the drain of DN3 in DICE circuit;(b) particle bombards the drain of DP4 in DICE circuit.

采用三維數值模擬方法使粒子入射反偏NMOS 或PMOS 漏極,獲取不同條件下MOS 管的LET 閾值,分析不同LET 值、入射角度和MOS管間間距對SEU 敏感性的影響,仿真結果如表2和表3 所列.其一,隨著晶體管間間距的降低或入射角度的增大,LET 閾值呈現明顯下降趨勢,可見引發(fā)SEU 不僅與入射粒子LET 值有關,也與入射角度以及MOS 管間間距有關,在小入射角度、大MOS 管間間距的條件下,器件的抗SEU 性能達到最佳.原因在于MOS 管間間距的減小,造成收集電荷的位移變小,使得敏感節(jié)點對同時收集電荷的概率增大,MOS 管間電荷共享效應增強;粒子入射角度的增加,使得粒子在電子元器件內部的電離路徑延長,以及穿過器件的體積增大,MOS 管間電荷共享效應加劇,最終導致在敏感區(qū)域中電離出的電子-空穴對增多.其二,在小角度(≤30°)入射條件下,Nhit 具有高于Phit 的LET 閾值,表現出更低SEU 敏感性.但隨著傾角增大,Nhit 的LET閾值發(fā)生驟降,甚至比Phit 的LET 閾值更低,可見Nhit 對入射角的敏感性遠大于Phit.原因在于當傾角增大時,重離子引起過剩載流子橫向擴散,使得主從器件同時發(fā)生SEU.且在室溫下,低摻雜硅材料中,電子的遷移率是空穴遷移率的兩倍有余,使得Nhit 從器件電子收集效率比Phit 從器件空穴收集效率高,因此Nhit 的LET 閾值下降更快.最后,晶體管間間距的改變造成了收集電荷的位移差異,大大影響收集電荷的難易程度,對DICE鎖存單元抗SEU 性能帶來重大影響.

表2 DICE 電路中NMOS 的翻轉閾值Table 2.Toggle threshold of NMOS in DICE circuit.

表3 DICE 電路中PMOS 的翻轉閾值Table 3.Toggle threshold of PMOS in DICE circuit

入射粒子LET 值的高低是影響電子-空穴對產生率的重要因素[17],本文共選取7 種LET值,分別為10.0,15.0,20.0,30.0,37.0,40.0,50.0 MeV·cm2/mg,設置MOS 管間間距為0.8 μm,粒子垂直轟擊關態(tài)DN3 或DP4 漏極中心,仿真得到DA 節(jié)點的電壓脈沖變化如圖7 所示.從圖7(a)可以看出,在5 ns 時刻粒子入射晶體管,粒子軌跡上產生大量電子-空穴對,經過漂移和擴散等運動,電荷被漏極和襯底構成的反偏PN 結快速收集[18],電荷量沉積到一定程度時MOS 管漏極將產生一個電壓脈沖.當粒子以30 MeV·cm2/mg 的LET值轟擊DP4 漏極時,DA 節(jié)點電壓從低電平變?yōu)楦唠娖角覠o法恢復,數據狀態(tài)發(fā)生翻轉;而當粒子以50 MeV·cm2/mg 的LET 值轟擊DN3 漏極時,DA 節(jié)點產生小的電壓脈沖后恢復為高電平,可見MOS 管間距為0.8 μm 且粒子垂直入射時,P 管LET 閾值小于N 管,N 管具有更優(yōu)抗SEU 性能.

圖7 不同LET 值入射時DA 節(jié)點電位變化圖 (a) 轟擊DN3 晶體管時DA 節(jié)點的電位變化圖;(b) 轟擊DP4 晶體管時DA 節(jié)點的電位變化圖Fig.7.Voltage variation diagram of DA node when particle incidents by different LET value: (a) Voltage variation diagram of DA node when bombarding DN3 transistor;(b) voltage variation diagram of DA node when bombarding DP4 transistor.

入射粒子LET 越大,晶體管的SEU 敏感性越高.原因是高LET 入射,導致粒子在器件中關態(tài)晶體管漏極區(qū)域沉積能量增多,產生更多的過剩載流子,使得電荷收集量也顯著增加,最終會增大N 管和P 管電壓峰值,同時延長單粒子瞬態(tài)(single event transient,SET)脈沖寬度.若MOS電荷收集量大于DICE 電路的臨界電荷,將引發(fā)鎖存單元發(fā)生SEU.其次,仿真中發(fā)現PMOS 所需的翻轉恢復時間比NMOS 恢復時間長,DICE 單元在Phit 情況下更易發(fā)生SEU.原因在于Nhit下的電荷共享機制主要依賴擴散效應收集電荷,而Phit 下的電荷共享機制主要依賴寄生雙極放大效應收集電荷[19].隨著重離子LET 的增大,阱/襯底中的過剩載流子更多,使得MOS 管的寄生效應更為明顯,即雙極放大效應更為嚴重,使得PMOS漏極的空穴收集量更多,造成PMOS 所需的翻轉恢復時間比NMOS 恢復時間長.以上結論與多個相鄰工藝節(jié)點[20]的研究成果保持一致.

圖8 給出了粒子傾角入射時模型示意圖,以主器件漏極中心為入射點,選取0°,30°,45°,60°四種方位角朝從器件方向入射DICE 電路.仿真中設置主、從晶體管間距為0.8 μm,粒子LET 值取15.0 MeV·cm2/mg.圖9 給出了 粒子不同角度入射時主、從器件電位變化圖.當LET 值為15.0 MeV·cm2/mg 的粒子入射反向偏置NMOS或PMOS 漏極中心時,DICE 均在方位角為45°時引發(fā)了SEU,表明相對于垂直入射,傾角入射導致LET 閾值降低,大大提高SEU 發(fā)生概率.一方面,當入射方位角為0°時,入射路徑上產生的大量電荷僅位于主器件晶體管漏極之下,僅引起主器件下方阱電勢擾動,對從器件的影響可忽略不計,且從器件可通過反饋電路恢復主器件的邏輯狀態(tài);另一方面,隨著入射方位角增大,晶體管間電荷共享效應逐漸顯化,其中主器件電荷收集量不斷減少,電壓脈寬和電壓峰值也隨之下降,從器件則相反.與此同時,粒子入射徑跡逐漸靠近從器件的漏極區(qū)域,使從器件下方阱電勢發(fā)生擾動,盡管粒子在路徑行跡過程中損失部分能量,但用于電荷沉積的粒子軌道體積較大,導致從器件漏極持續(xù)收集電荷,最終DICE 電路數據狀態(tài)由可恢復向不可恢復發(fā)生轉變.從分析可知,當粒子傾角入射時,會引起阱電勢的擾亂和電荷共享效應,導致電路發(fā)生SEU,甚至MCU,可見傾角入射對DICE 加固類器件的威脅極高,在實際應用前須開展單粒子傾角入射試驗,從而保障其空間應用的高可靠.

圖8 粒子不同方位角入射示意圖Fig.8.Diagram of particle incidents from different angles.

圖9 不同角度入射時主、從器件電位變化圖 (a) 轟擊DN3 管漏極時主器件電位變化圖;(b) 轟擊DN3 管漏極時從器件電位變化圖;(c) 轟擊DP4 管漏極時主器件電位變化圖;(d) 轟擊DP4 管漏極時從器件電位變化圖Fig.9.Voltage variation diagrams of master and slave devices when particle incidents from different angles: (a) Voltage variation diagram of the master device when particle bombards the drain of DN3;(b) voltage variation diagram of the slave device when particle bombards the drain of the DN3;(c) voltage variation diagram of the master device when particle bombards the drain of the DP4;(d) voltage variation diagram of the slave device when particle bombards the drain of DP4.

最后,研究粒子入射在鎖存單元中產生的電壓脈寬與MOS 管間間距之間的關系,主從NMOS管間間距為LDN3,DN5,PMOS 管間間距為LDP4,DP6,依次設為0.1,0.2,0.3,0.4,0.5,0.6 μm,NMOS 和PMOS 間距離固定為0.15 μm,模型示意圖如圖10所示.在該次仿真中,粒子以15 MeV·cm2/mg 的LET 值沿z軸正方向垂直入射MOS 管漏極中心,可得到主、從器件輸出電位變化,如圖11 所示.

圖10 器件模型示意圖 (a) 二維橫截面圖;(b) 二維俯視圖Fig.10.Device model schematic: (a) 2D cross-sectional view;(b) 2D top view.

圖11 MOS 管漏極間距對電壓脈沖的影響 (a) 轟擊DN3管漏極時從器件電位變化圖;(b) 轟擊DP4 管漏極時從器件電位變化圖Fig.11.Influence of the distance between the drain of MOS tubes on the transient pulse: (a) Slave device voltage change diagram when bombarding the drain of the DN3 tube;(b) slave device voltage change diagram when bombarding the drain of the DP4 tube.

當入射粒子LET 值、入射角度和位置固定時,主器件漏極電荷收集量足以使其電位發(fā)生變化,但單個節(jié)點電位短時間的改變并不會導致DICE 單元發(fā)生翻轉.因此,DICE 單元是否發(fā)生SEU 極大程度上取決于從器件的漏極電荷收集量.當入射角度和位置固定時,晶體管間間距越小,從器件離阱/襯底中的過剩載流子區(qū)域越近,從器件MOS 管漏極的電荷收集量將隨管間間距的減小而大幅度增加,最終導致從器件瞬態(tài)電壓的下降幅度急劇增加,電壓脈寬線性降低,其中敏感節(jié)點電壓峰值和電壓脈寬取決于MOS 管所收集的電荷量.由入射粒子在體硅中的電荷分布特性可知,從器件MOS收集的電荷量將隨管間間距的減小而大幅度增加,從而NMOS 的輸出電壓脈沖寬度隨著MOS 管管間間距減小而增大,PMOS 則相反,PMOS 的輸出電壓脈沖寬度隨著MOS 管關鍵距離減小而減小.為降低電荷共享效應對主從器件的影響,實現面積最小化、性能最大化,應盡量拉大MOS 管管間間距;其中,NMOS 管間距應不小于0.6 μm,PMOS管間距應不小于1.2 μm.綜上所述,拉大晶體管間距是提高DICE 電路加固效果的手段之一,通過器件仿真研究55 nm 工藝下MOS 管距離與電荷共享效應之間的關系,得到此工藝下晶體管間距不能小于1.2 μm,在該條件下粒子垂直入射不會同時影響到多個節(jié)點,該仿真結果對于宇航級別器件的版圖加固設計具有一定的參考價值.

4 總結

為準確評估納米尺寸下DICE 加固器件抗SEU 性能以及粒子入射對DICE 電路的影響,本文采用器件仿真工具TCAD,建立55 nm 體硅工藝三維器件模型.通過對比仿真實驗和定性、定量分析,驗證了DICE 電路的加固性能,明確了DICE 加固方法在提高LET 閾值方面做出的貢獻;同時探討了粒子入射條件與鎖存單元抗SEU 性能之間的關系;獲取了55 nm 工藝下MOS 管間相對安全距離.研究結果表明,入射粒子的LET 值是影響電子-空穴對產生率的重要因素,粒子以高LET值入射使得器件翻轉恢復時間變長、電壓峰值增大,最終導致電路發(fā)生SEU;由于晶體管電荷共享機制的差異,導致PMOS 的恢復時間要高于NMOS,表明在電荷共享機制占主導的情況下,NMOS 具有更好的抗SEU 性能;DICE 加固類器件對入射角較敏感,由于電荷遷移率的差異,導致在NMOS晶體管間表現尤為突出.相鄰器件間電荷共享效應隨傾角入射角度的增加而增強,器件發(fā)生SEU 或MCU 可能性增大,因此針對DICE 加固類器件須開展嚴格的傾角入射試驗評估;最后,相鄰MOS管間間距增大會削弱MOS 管間電荷共享效應,減少相鄰MOS 管的電荷收集.因此,可以通過合理調節(jié)敏感節(jié)點對的間距來削弱電荷共享效應,提高電路的抗輻照性能,通過器件仿真得到55 nm 工藝下晶體管間距不能小于1.2 μm.本文的仿真實驗結論和數據,對55 nm 器件的單粒子效應軟錯誤率評估具有一定的借鑒意義,能夠為納米器件外圍電路抗輻照設計和性能加固提供理論依據和數據支持,同時有助于加快小尺寸存儲器件在宇航領域的應用步伐.