基于YOLOv4-Tiny 的硬件加速系統的設計與實現

姜明飛 馮鳳陽 馮赟 魏天東 陸山

摘要：隨著神經網絡算法的迅猛發展，將其部署在邊緣設備上面臨著功耗和計算時間的制約。針對YOLOv4-Tiny算法在資源受限的邊緣端部署困難等問題，文章提出了一項軟硬件協同優化策略。為了提升硬件資源使用率和推理效能，文章采用了輸入輸出通道與權重通道的雙重緩沖機制，并在此基礎上，結合雙緩沖結構與強化的高度并行流水線設計，開發了一種基于Zynq FPGA硬件平臺的目標檢測加速系統。實驗結果顯示，該系統在Zynq KV260平臺上的運行功耗僅為3.712 W，單幀推理時間縮短至0.43 s，與現有的FPGA硬件加速器平臺相比，實現了更優的性能表現。

關鍵詞：YOLOv4-Tiny；目標檢測；卷積神經網絡；硬件加速系統；現場可編程門陣列

中圖分類號：TP311 文獻標識碼：A

文章編號：1009-3044（2024）10-0011-04