基于FPGA的OFDM接收機處理數據高速傳輸系統

收稿日期：2023-12-11

DOI：10.19850/j.cnki.2096-4706.2024.03.017

摘" 要：根據正交頻分復用（OFDM）接收機處理數據的高速傳輸需求，設計一種基于FPGA萬兆以太網的高速傳輸系統。系統對子帶、窄帶和頻譜子信道數據進行處理和儲存，按照規定的自定義協議將數據組包，采用UDP/IP協議棧對數據包網絡數據打包，通過萬兆光口傳輸至服務器。測試結果表明，該方案能夠通過指定的協議高速實時地將多種信道化數據傳輸至服務器，實時傳輸速率高達5.7千兆字節/秒。該系統穩定性高、數據實時性高、控制時序精確，適合作為OFDM接收機處理數據的傳輸系統。

關鍵詞：FPGA；數據高速傳輸；UDP/IP；OFDM接收機

中圖分類號：TN929.5；TN791" 文獻標識碼：A" 文章編號：2096-4706（2024）03-0079-06

FPGA-based OFDM Receiver Processed Data High-speed Transmission System

SHEN Yuhuai， YANG Huan， LIU Peng

（College of Mechanical Engineering， Chongqing University of Technology， Chongqing" 400054， China）

Abstract： A high-speed transmission system based on FPGA 10 Gigabit Ethernet is designed based on the need for high-speed transmission of data processed by orthogonal frequency division multiplexing （OFDM） receivers. The system processes and stores subband， narrowband and spectral sub-channel data， groups the data into packets according to the specified customized protocols， packages the packet network data by the UDP/IP protocol stack， and transmits them to the server through the 10 Gigabit optical port. Test results show that the scheme can transmit multiple channelized data to the server in high speed and real time through the specified protocols， with a real-time transmission rate of 5.7 Gbyte/s. The system has high stability， real-time data， and precise control timing， making it suitable as a transmission system for processed data by OFDM receivers.

Keywords： FPGA; high-speed data transmission; UDP/IP; OFDM receiver

0" 引" 言

正交頻分復用（OFDM）是一種多載波系統，被視為緩解頻譜短缺問題的解決方案之一。OFDM技術將可用頻譜劃分為多個正交子載波、窄帶信號[1]。OFDM接收機在處理完接收到的多通道射頻信號后，將會產生大量的子載波和窄帶信道化數據[2]。因此利用數據高速傳輸的方式將這些數據傳輸給服務器，已經成為對信道化數據進行處理并實時監控數據內容的重要途徑[3，4]。

可以采用多種方式設計數據高速傳輸系統，大多數據高速傳輸系統使用專用接口器件作為協議處理模塊，結合FPGA實現數據高速傳輸，但其傳輸速度通常在百兆或千兆之內[5，6]，無法滿足萬兆級別大吞吐量數據的傳輸需求。此外，在UDP/IP協議棧的研究上已經取得了一定成果，但多數研究主要側重于千兆以太網[7，8]，針對萬兆以太網的設計方案并不多見。

本文充分利用FPGA芯片高速和易集成的優勢，采用萬兆光口接口實現了FPGA設備與服務器之間的數據傳輸，設計一種針對不同速率多信道數據進行串行高速傳輸的系統。采用基于數據緩存、自定義數據包進行預處理的方法，在萬兆光口下實現UDP協議數據傳輸，以達到高速、實時的數據傳輸目的。

1" 系統總結構設計

本文所設計的系統作為OFDM接收機的一個子系統，其主要功能體現在實現多類信道化數據的高速傳輸，與此同時確保數據的實時性。OFDM接收機處理子系統負責對接收到的射頻信號進行信道化和數字增益處理，隨后生成三類數據：子帶數據、窄帶數據和全頻譜數據。三類數據按照不同的數據率生成，并作為本文系統的輸入數據。

在本文系統中，數據存儲模塊負責存儲三類數據，確保系統在處理多類數據時不會因為處理速度不足而導致數據丟失或溢出。數據處理模塊讀取存儲模塊中的數據，按照自定義協議格式對數據進行組包，形成服務器能夠處理的數據包格式。UDP/IP協議棧對經過處理的分包數據進行打包，形成可進行網絡傳輸的數據格式，通過萬兆光口傳輸至服務器。整體系統的內部時鐘頻率為156.25 MHz，具體結構如圖1所示。

圖1" 系統總結構圖

2" 數據存儲模塊設計

射頻信號經過處理子系統后，產生三類數據。其中子帶數據和窄帶數據還可以細分為不同頻段的子帶和窄帶數據。由于只有一個萬兆網口，所以將多路并行數據串行傳輸至服務器，需對數據進行存儲后再依次傳輸。由于數據產生時鐘與高速傳輸時鐘不同步，系統還需要實現跨時鐘操作，確保在不同時鐘域之間協調數據傳輸和處理。系統包含子帶數據存儲、窄帶數據模塊和頻譜數據存儲等部分，用以應對不同類型的數據處理需求。

2.1" 子帶數據存儲設計

頻譜信號按照不同的頻段劃分為41種不同的子帶區間。每一個子帶區間的數據對應一個雙口RAM。為確保大數據的實時性，采用雙口RAM分區存儲方式。每個雙口RAM被劃分為兩個存儲空間，分別標記為空間A和空間B。若子帶數據寫入B空間，系統能夠讀取已存入A空間的子帶數據。反之，若子帶數據寫入A空間，那么系統能夠讀取已存入B空間的子帶數據。這樣就實現了數據的不間斷寫入和讀取，可有效防止數據溢出。子帶數據存儲結構如圖2（a）所示。

2.2" 窄帶數據存儲設計

基于頻譜信號的有效頻段區間，子帶內部可生成32種不同的窄帶數據。窄帶數據處理的采用率隨信號而變化，導致各個窄帶數據的產生速率不一致，并且存在部分窄帶數據未產生的情況。如圖2（b）所示，共有32個雙口RAM，對應32個窄帶數據。窄帶數據的寬度、長度、通道數據和子帶一致，因此RAM的配置與子帶數據存儲模塊相似。

2.3" 全頻段頻譜數據存儲設計

全頻段頻譜數據是通過AD轉換器獲取的原始數據，這些數據被用作向上位機傳輸的參考數據。由于頻譜數據量遠遠超過子帶和窄帶數據的數量，因此系統中的五個通道只需傳輸其中一個通道的頻譜數據即可。具體傳輸哪個通道的頻譜數據由頻譜通道選擇信號來確定。

頻譜數據存儲模塊由一個雙口RAM構成，實現跨數據處理和實時傳輸，如圖2（c）所示。RAM的讀取數據信號都配備了可讀標識，在寫入完整的頻譜數據后，可讀標識會發生變化，表示頻譜數據已成功寫入RAM。數據調度提取模塊控制讀取信號。

（a）子帶數據存儲

（b）窄帶數據存儲

（c）全頻段頻譜數據存儲

圖2" 三類數據存儲結構圖

3" 數據處理模塊設計

3.1" 數據調度提取設計

三種不同類型數據的寫入時鐘不同步，窄帶內部數據的采集頻率不同導致RAM的寫入并非按順序依次完成。采用依次輪詢的方式可能誘發數據餓死的現象，因此引入了數據調度提取模塊，可以將73個RAM中三種不同類別的數據全部傳輸至上位機，從而避免數據餓死現象的發生。

數據調度提取模塊由子帶提取、窄帶提取、頻譜提取和調度選擇四個模塊組成。由于不同窄帶之間的更新時間存在差異，要想獲取所有窄帶數據，需要采用單獨的RAM來緩存窄帶數據。窄帶數據的提取是根據RAM可讀信號的更新而進行的，并將所提取的數據存入窄帶緩存中。在需要傳輸窄帶數據時，只需從窄帶緩存中提取數據傳輸即可。

三種不同類型的數據具有不同的寫入RAM時鐘和數據深度，使不同類型數據的可讀信號更新時間不一致。通過計算，得出三種數據RAM的可讀信號更新頻率分別為0.001 25 MHz、0.000 15 MHz和0.000 156 25 MHz。在這三類數據中，子帶的數據更新速率最高。三類數據的信息如表1所示。

表1" 三類數據信息表

數據類型 寫入RAM時鐘/ MHz 數據位寬 可讀信號更新頻率/ MHz

子帶數據 0.64 160位（32位/通道） 0.001 25

窄帶數據 0.076 8 160位（32位/通道） 0.000 15

全頻段頻譜數據 20.5 16位 0.000 156 25

子帶數據的更新速率是窄帶數據和全頻段頻譜數據的8倍以上，利用子帶數據更新周期中的傳輸間隙可以完成窄帶數據和全頻段頻譜數據的傳輸。以32個窄帶數據更新為例，在一個子帶更新周期內可以完成41個子帶和8個窄帶的傳輸。4個周期后，32個窄帶的傳輸成功完成，在下一個子帶更新周期內可以進行頻譜數據的傳輸。

3.2" 數據自定義協議與預處理

數據自定義協議的目的是按照規定的組織格式傳輸數據，便于服務器進行數據存儲和處理。預處理實現了數據的串并轉換和單路傳輸。

3.2.1" 自定義協議結構設計

RAM輸出數據的位寬為160位，由5個通道的32位數據組成。萬兆網口數據的傳輸寬度為64位，需要將5路并行通道數據轉換為1路串行數據進行傳輸。同時每一組子帶和窄帶數據都存在對應的增益數據，這些增益數據也需要與相應的數據一同傳輸給上位機。自定義協議格式如表2所示。

表2" 自定義協議結構表

數據標識

（2位） 數據編號

（6位） 設備標識

（4位） 數據來源

（4位）

通道1射頻增益—通道5射頻增益（40位）

通道1數字增益—通道5數字增益（40位）

數據（81 920位/2 099 200位）

數據標識：數據類型標志，用于區分子帶數據、窄帶數據和全頻段頻譜數據三大類數據。

數據編號：數據編號標志，由于區分41個子帶、32個窄帶和某一全頻段數據對應數據類型的編號。

設備標識：當前設備標識，每個設備都有單獨的設備標識，便于上位機準確識別當前數據的來源設備，由配置信號獲得。

數據來源：數據獲取方式標識，傳輸數據分為校正數據和天線數據兩種，由配置信號獲得。

通道1射頻增益—通道5射頻增益：在獲得射頻信號之時，需要對信號進行射頻增益，方便之后的數模轉換，最后上位機處理數據時需要進行比較，所以將射頻增益大小一并傳輸。一次傳輸5路通道，所以有5個射頻增益，每一個增益為8位，共40位，由配置信號獲得。

通道1數字增益—通道5數字增益：在射頻信號數模轉換時，需要對信號進行數字增益，獲得對應頻率的數字信號，上位機處理數據時需要用到數字增益，與同射頻增益一致，一共有5路數字信號，每一個增益為8位數據，共40位數據，由配置信號獲得。

3.2.2" 數據預處理

以子帶1為例，在儲存模塊的雙口RAM1中，5路通道數據以并行組合的方式存儲。在自定義協議IQ數據結構中，需要將這5路通道數據以串行方式傳輸。因此需要執行數據預處理步驟（即串并轉換處理）。采用緩存后按順序提取的方法，并串轉換方式如圖3所示，通過5個獨立的FIFO，將RAM1中一個地址中的5個通道數據分別緩存到對應的FIFO中。隨后，從各個FIFO中按次序提取數據，完成由并行多通道數據傳輸轉換為單通道傳輸的過程。

圖3" 串并轉換示意圖

3.3" 自定義協議數據分包傳輸

本文的數據在傳輸層以UDP方式傳輸給上位機，數據在鏈路層由于硬件限制，傳輸的最大幀內容為1 500字節，除去28字節IP包的首部和UDP的首部，在應用層可以傳輸的數據長度為1 472字節。

應用層自定義協議涵蓋三種不同類型的數據包，分別為子帶數據包、窄帶數據包和全頻段頻譜數據包。這些數據包的總長度遠遠超過應用層一次傳輸的容量，因此采用數據分包的方式。在應用層中，采用字節來表示數據小包總數和數據小包序號，便于上位機進行數據識別和處理。每個數據小包可以傳輸1 470個字節的數據，當UDP子帶數據最后一包的長度不足1 470字節時，通常采用在末尾補零的方式構成一個完整的1 470字節數據包。

4" UDP/IP協議棧設計

UDP/IP協議棧的主要結構如圖4所示。該協議棧為頂層用戶提供數據傳輸和接收接口。通過發送請求實現上層應用數據的封裝，并將封裝好的數據傳輸給10G IP核進行萬兆網絡傳輸。10G IP核還可對接收到的數據進行拆包分析，將MAC數據包逐步分解為IP數據包和UDP數據包，并提取關鍵信息進行判斷。此外，該協議棧還支持ARP協議的傳輸和處理，可獲取目標IP地址對應的MAC地址，進而構建靈活的MAC幀頭和IP幀頭[9，10]。

圖4" UDP/IP協議棧結構圖

ARP（地址解析協議）模塊的主要功能是獲取發送目標IP地址對應的MAC地址，并對請求獲取本機IP地址對應的MAC地址做出響應。ARP協議流程圖如圖5所示，在進行點對點網絡傳輸之前，需要獲取傳輸目的地的IP地址和MAC地址。當有UDP數據需要發送時，系統需要在ARP緩存中查找目標IP地址對應的MAC地址。若無對應的MAC地址，則需要發送ARP請求包以獲取MAC地址，并將其存儲在ARP緩存中。

圖5" ARP協議流程圖

5" 仿真與實物驗證

5.1" 測試平臺搭建

本文選用的測試設備是具有萬兆網傳輸能力的接收機設備，如圖6所示。設備搭載一顆Xilinx的FPGA芯片xc7vx690tffg1157，該芯片上的資源包括：1 470個36 KB的塊RAM資源，滿足系統對數據的緩存處理需求，同時芯片上有693 120個邏輯塊，可以更好地處理數據。接收機設備通過一路萬兆光口將射頻數據傳輸給上位機。

圖6" 測試設備圖

在進行接收機設備測試時，為了更好地測試設備功能和相關性能，設計如下測試方案，如圖7所示。

圖7" 測試方案圖

在測試環境中，服務器當屬主要控制和數據處理單元。該服務器配備了6個萬兆光纖網絡接口，支持高速數據傳輸。FPGA中的數據產生模塊用于模擬信道化信號數據，使我們能夠更好地控制數據的變化，并實現對測試數據輸入的有效管理。有了高速傳輸系統，數據通過光纖傳輸至服務器，Wireshark軟件負責對數據進行接收和驗證。

5.2" 功能驗證

5.2.1" ARP協議

FPGA上電，系統初始化數據和有關模塊，UDP/IP協議棧在萬兆光口驅動完成且通過光纖與服務器連接后，進行ARP協議的通信，協議抓取結果如圖8所示。設備一方發送請求ARP，設備接收解析后返回回復ARP，告知對方自身的MAC地址。

圖8" ARP協議測試圖

5.2.2" UDP子帶數據

子帶數據包以協議包中的數據標識位2’b01表示，如圖9所示。接收數據與預設數據一致，一個子帶協議包可分成7個UDP數據包。

圖9" 子帶數據測試圖

5.2.3" UDP窄帶數據

窄帶數據包以協議包中的數據標識位2’b10表示，抓取數據包如圖10（a）所示。

5.2.4" UDP全頻段頻譜數據

協議包中的數據標識位2’b11表示全頻段頻譜數據，抓取數據包如圖10（b）所示。一個全頻段頻譜數據協議包可分成180個UDP數據包。

（a）窄帶數據測試圖

（b）全頻段頻譜數據測試圖

圖10" 窄帶和全頻段頻譜數據測試圖

5.3" 性能驗證

通過服務器自帶的網卡進行數據傳輸檢測，可以獲取數據傳輸的信息。如圖11所示，當三類數據同時傳輸時，系統的傳輸速率可以達到5.7千兆字節/秒，比預期的總數據量要大，這是源于協議包頭和增益數據的一并傳輸，所以速率符合系統要求。

圖11" 性能驗證圖

6" 結" 論

本文設計的高速傳輸系統以FPGA作為主控芯片，采用萬兆大網進行數據傳輸，實現了信道化數據的高速傳輸，通過實際板測試驗證了系統的可行性，與上位機的交互驗證了系統具有較高的傳輸效率。后續設法將該系統與射頻數據處理模塊連接，應用于ODFM接收機的數據傳輸，亦或應用于其他嵌入式設備，為數據高速傳輸嵌入式解決方案提供參考。

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作者簡介：申育槐（1998—），男，漢族，重慶人，碩士研究生在讀，主要研究方向：信息傳輸與智能儀器；楊環（1998—），男，漢族，重慶人，碩士研究生在讀，主要研究方向：計算機軟件；劉棚（1999-），男，漢族，重慶人，碩士研究生在讀，主要研究方向：計算機軟件。