用于PLL的帶隙基準電壓源設計

徐蘭++余濘江

摘要：本文基于SMIC 0.18μm標準CMOS混合工藝設計了一種適用于鎖相環的高階溫度補償帶隙基準電壓源，并進行了仿真驗證。仿真結果顯示，電源電壓采用1.8V，在-50℃～125℃的溫度范圍內，帶隙基準電壓源獲得了3.17ppm/℃的溫度系數。將本文所設計的高階帶隙基準電壓源應用到PLL系統中，能夠很好的滿足應用的要求。

關鍵詞：高階溫度補償 PLL 帶隙基準

中圖分類號：TN402 文獻標識碼：A 文章編號：1007-9416（2016）10-0166-01

1 引言

隨著航空航天事業的飛速發展，鎖相環（Phase Locked Loop， PLL）在片上時鐘系統、頻率綜合器、無線接收機以及發射機中廣泛應用，是航天電子系統的關鍵部件。而帶隙基準電壓源是PLL的基本單元，為PLL提供精準的電壓源[1]，尤其在電荷泵電路（Charge Pump， CP）中起著關鍵作用，其性能特性直接影響著PLL系統的性能特性，進而影響航天電子系統的性能特性，因而有必要對帶隙基準電壓源進行分析研究。基于此，本文設計了一種適用于PLL的帶隙基準電路[2-3]。

2 電路分析與設計

帶隙基準的基本原理是將正溫度系數電壓與負溫度系數電壓以適當的比例加權，獲得零溫度系數的電壓。

本文所設計的帶隙基準電壓源如圖1所示，主要包括啟動電路和帶隙核心電路。其中，啟動電路由MOS管MS1～MS6組成；帶隙核心電路由三個相同的放大器A1～A3、MOS晶體管M1～M10、電阻R1～R6、雙極型三極管Q1～Q2組成。其中，Q2發射極面積為Q1的N倍，M9寬長比是M8的G倍， 晶體管M1～M5管子尺寸完全相同，因此I1=I2=I4，I3=I5，這里，I1～I5分別是晶體管M1～M5管的漏極電流。則圖1所示電路的帶隙基準電壓Vref為

其中，為M8與M9的柵源電壓差，其在文獻[1]中詳細定義；為熱電壓。

3 仿真結果

為驗證所設計的電路，在電源電壓為1.8V條件下，本文采用SMIC 0.18μm標準CMOS混合工藝對所設計的帶隙基準電路進行了仿真驗證。圖2為帶隙基準的溫度仿真曲線，仿真結果顯示，電路獲得了862mV的參考電壓；當溫度從-50℃變化到125℃時，電路的溫度系數為3.17ppm/℃。

4 結語

本文設計了一種適用于PLL的高階溫度補償帶隙基準電路，并利用Cadence對電路進行仿真驗證。仿真結果顯示，高階帶隙基準電路獲得了較好的性能，能夠滿足PLL應用的要求。

參考文獻

[1]Bill Ma， Fengqi Yu. A novel 1.2-V 4.5-ppm/℃ curvature-compensated CMOS bandgap reference[J]， IEEE Transactions on Circuits and Systems-I：regular papers， 2014， 61（4）： 1026-1035.

[2]Charalambos M A， Savvas Koudounas， Julius Georgiou.A novel wide-temperature-range， 3.9 ppm/℃ CMOS bandgap Reference Circuit. IEEE Journal of Solid-state Circuits， 2012， 47（2）： 574-581.

[3]K.N.Leung， P. K.T.Mok. A CMOS voltage reference based on weighted ΔVGS for CMOS low-dropout linear regulators. IEEE Journal of Solid-state Circuits， 2003，38（1）：146-150.

收稿日期：2016-08-24

作者簡介：徐蘭（1993—），女，湖北天門人，研究生在讀，主要研究方向是CMOS模擬集成電路設計。