高速低消耗數(shù)字插值濾波器設(shè)計(jì)

中圖分類號(hào)：TN492 文獻(xiàn)標(biāo)志碼：A

Abstract：In response to the issues of high hardware resource consumption and slow procesing speed associated with traditional digital interpolation filters，a design methodology basedonoperandresourcereuseis proposed to enhance digital interpolation flter performance.Building upon the foundation of a polyphase digital interpolation filter，this methodoptimizes the filter architecture to enable thereuseofcore computational resources， resulting in a significant reduction in circuit resources and power consumption.Anovel architecture filter proposed in this study is prototyped verified onan FPGA platform，and comparative analyses are conducted with traditional interpolation filters，multi-channel parallel interpolation filters，and polyphase interpolation filters.Theresults indicate that the improved filter requires 65 % fewer registers compared to the traditional structure， 73% fewer registers compared to the multi-channel parallel structure，and 28% fewer registers compared to the polyphase structure，respectively. The maximum operating clock frequency is increased by 129 % compared to the traditional structure and 13.8% compared to the multi-channel parallel structure.Moreover，power consumption is lower than thatof traditional structureand multi-channel paralle structure，making it more suitable for high-speedand lowpower consumption applications.

Key words： interpolation;digital filters;field programmable gate arrys （FPGA）;analog to digital converter; digital up-conversion

數(shù)字上變頻（digital up-conversion，DUC）早已成為高速高精度數(shù)模轉(zhuǎn)換器（digital-to-analog con-verter，DAC）的重要組成部分[1-4]，而高速、低功耗數(shù)字插值濾波器是數(shù)字上變頻的必然要求.受限于技術(shù)水平，單純通過高速端口實(shí)現(xiàn)高采樣率十分困難，電子系統(tǒng)通過集成數(shù)字插值濾波器[5-6就可以完成對外部輸入的低頻數(shù)字信號(hào)的升采樣處理，在不提高輸入端口速率的同時(shí)有效提高數(shù)據(jù)率，有效降低了DAC內(nèi)核的高更新速率對輸入端口速率的要求.早在20世紀(jì)80年代，Vaidyanathan發(fā)表大量相關(guān)文章，推動(dòng)了多速率數(shù)字信號(hào)處理的快速發(fā)展.隨后宗孔德于1996年在《多抽樣率信號(hào)處理》中對內(nèi)插濾波進(jìn)行了詳細(xì)介紹.要實(shí)現(xiàn)高倍數(shù)的插值，就需要高階數(shù)的濾波器，運(yùn)算量隨之增大，實(shí)現(xiàn)該濾波器的難度也就越大.對于本身速率就較高的信號(hào)，在經(jīng)過幾級的插值操作后，信號(hào)的采樣率可能會(huì)遠(yuǎn)大于系統(tǒng)本身的工作時(shí)鐘頻率.這導(dǎo)致在工程實(shí)踐中，要實(shí)現(xiàn)插值濾波器愈發(fā)困難[8-.使用多路并行濾波結(jié)構(gòu)可降低每一路濾波器工作頻率，有助于濾波器的實(shí)現(xiàn)，但該方法需要消耗大量硬件資源.采用多相濾波結(jié)構(gòu)有助于在改變數(shù)字信號(hào)采樣率的同時(shí)降低實(shí)現(xiàn)難度，但對于需要高采樣率精度的場景，該結(jié)構(gòu)并不適用.針對普通多相濾波采樣率精度不夠高的問題，研究人員也提出了基于多相濾波器組的信道化處理方法[11-12].該方法可以在多個(gè)不同帶寬的信道中處理被分解的高速率數(shù)據(jù)，但不同信道中的數(shù)據(jù)可能存在串?dāng)_，這也會(huì)增加實(shí)現(xiàn)高速濾波的難度和成本，因此在高速濾波時(shí)減少濾波電路的成本一直是主要研究方向.隨著多速率信號(hào)處理技術(shù)的迅速發(fā)展，為滿足復(fù)雜通信系統(tǒng)分?jǐn)?shù)倍速率轉(zhuǎn)換的需求，當(dāng)前研究多聚焦于不同種類多速率濾波器的級聯(lián).例如，Renfors等[13提出了一種結(jié)合成型濾波器、半帶濾波器組和分?jǐn)?shù)插值濾波器的結(jié)構(gòu)，可實(shí)現(xiàn)帶寬可變多速率處理.曾濤等[14]設(shè)計(jì)了一個(gè)由基帶成型濾波器和多級半帶濾波器組成的濾波系統(tǒng)，在降低濾波器階數(shù)的同時(shí)保證了傳輸信號(hào)波形不受影響.謝海霞等5針對高階插值濾波器用單個(gè)濾波器難以實(shí)現(xiàn)的問題，提出一種由級聯(lián)積分-組合（cascaded integrator-comb，CIC）抽取濾波器、補(bǔ)償濾波器、半帶（halfband，HB）抽取濾波器和有限沖激響應(yīng)（finiteimpulseresponse，F(xiàn)IR）濾波器組成的級聯(lián)組設(shè)計(jì)方案，該系統(tǒng)能夠?qū)崿F(xiàn)輸人數(shù)據(jù)的128倍抽取功能.濾波器級聯(lián)組架構(gòu)適用于當(dāng)前復(fù)雜的通信系統(tǒng)，但級聯(lián)組中單個(gè)插值濾波器仍采用多路多相結(jié)構(gòu)實(shí)現(xiàn)，對單個(gè)多速率數(shù)字處理濾波器結(jié)構(gòu)進(jìn)行優(yōu)化和改進(jìn)，可以直接提升濾波器級聯(lián)組架構(gòu)的整體性能[16，并減少資源消耗

基于以上分析，本文針對傳統(tǒng)插值濾波器工作時(shí)鐘過高，硬件資源消耗大的問題，結(jié)合數(shù)字變頻的插值特性，以及FIR濾波器系數(shù)的特點(diǎn)對多相濾波器的乘法器資源進(jìn)行復(fù)用，在最大限度保留多路多相結(jié)構(gòu)插值濾波器速度優(yōu)勢的基礎(chǔ)上，達(dá)到簡化硬件結(jié)構(gòu)，顯著減少硬件資源的消耗的目的.通過分析和比較，該設(shè)計(jì)不僅有效解決了傳統(tǒng)插值濾波結(jié)構(gòu)工作時(shí)鐘頻率過高的問題，而且針對常見的多相插值結(jié)構(gòu)，節(jié)約了近一半的乘法運(yùn)算資源.

1傳統(tǒng)數(shù)字插值濾波器

對于整數(shù)倍內(nèi)插來說，數(shù)據(jù)的采樣率會(huì)在一次插值運(yùn)算后提高.將一個(gè)采樣序列 x（i） 進(jìn)行 N 倍內(nèi)插，就需要在每兩個(gè)相鄰采樣點(diǎn)間插入 N-1 個(gè)點(diǎn)（一般為0），其中 i 為采樣點(diǎn)序號(hào).得到插值后的序列可表示為：

對插值器輸出做 Z 變換可以得到式（2）：

將 z=e^iw 代入式（2），其中 w 為角頻率.可

得式（3）：

C（e^jw）=X（e^jwN）

由式（3）可以看出，對原采樣序列進(jìn)行 N 倍內(nèi)插之后，原信號(hào)的頻譜被 N 倍壓縮，此過程相當(dāng)于在時(shí)域上對原序列做拓展，故采樣序列時(shí)域分辨率明顯提高.若信號(hào)采樣率提升到原采樣率的 N 倍，會(huì)導(dǎo)致插值后信號(hào)在頻域產(chǎn)生 N-1 個(gè)鏡像信號(hào).因此要從內(nèi)插后的信號(hào)中恢復(fù)出原始信號(hào)，須通過一個(gè)通帶帶寬為 π/N 的低通濾波器.

圖1為原始信號(hào)經(jīng)內(nèi)插后進(jìn)行帶寬為 π/N 的低通濾波.其中， C^′（e^jw） 是插值后信號(hào)經(jīng)濾波后恢復(fù)得到的原始信號(hào)的頻譜響應(yīng).考慮到有限沖激響應(yīng)濾波器具有線性相位，而線性相位特性會(huì)導(dǎo)致濾波器系數(shù)具有對稱性，因此多速率數(shù)字信號(hào)處理中的濾波器常采用FIR結(jié)構(gòu).

2改進(jìn)的插值濾波器

2.1多路并行插值濾波

圖2為傳統(tǒng)3倍插值濾波器，信號(hào)經(jīng)過插值之后采樣率變?yōu)樵瓉淼?倍.

如圖3所示，傳統(tǒng)3倍插值濾波器在具體工作過程中，數(shù)據(jù)輸出時(shí)鐘clk_fast的頻率是數(shù)據(jù)輸入時(shí)鐘clk_slow的3倍，此時(shí)濾波器工作在高頻時(shí)鐘clk_fast下.圖3所示的3倍插值濾波器中，當(dāng)時(shí)鐘頻率較低時(shí)并不會(huì)導(dǎo)致嚴(yán)重的問題.但若clk_slow的頻率為1000M 甚至更高，則時(shí)鐘clk_fast的頻率就要求在3000M 以上，電路工作頻率過高時(shí)，很容易出現(xiàn)時(shí)序違例，進(jìn)而導(dǎo)致工作發(fā)生錯(cuò)誤，且過高的時(shí)鐘頻率也意味著更大的功耗和噪聲.

多路并行插值濾波器可以降低濾波器工作時(shí)鐘頻率，有效彌補(bǔ)傳統(tǒng)插值濾波結(jié)構(gòu)的缺點(diǎn).多路并行3倍插值濾波器結(jié)構(gòu)如圖4所示，其工作時(shí)序如圖5所示.同樣地，數(shù)據(jù)輸出時(shí)鐘clk_fast的頻率是數(shù)據(jù)輸入時(shí)鐘clk_slow的3倍，但此時(shí)濾波器是工作在低頻時(shí)鐘clk_slow下的.對比圖3和圖5可以發(fā)現(xiàn)，多路并行插值濾波器中，每一路濾波器產(chǎn)生輸出的頻率都是傳統(tǒng)結(jié)構(gòu)的1/3，而最終的輸出data_out完全一樣.這意味著多路并行結(jié)構(gòu)的工作時(shí)鐘頻率只需為傳統(tǒng)結(jié)構(gòu)的1/3，就可以取得一樣的濾波效果.

2.2濾波器多相分解

濾波器的多相分解過程如下，假定FIR濾波器的沖激響應(yīng)為 h（n） ，其 Z 變換見式（4）：

其中， s 為濾波器的系數(shù)個(gè)數(shù).將式（4）展開，可以得到抽取濾波器的多相結(jié)構(gòu)，見式（5）：

特別地，令：

式中： Φ_{;k=0，1，…，M^-1} ; =

則 H（z） 的多相分解可以表示為式（7）：

式中： P 為分相個(gè)數(shù)； M 為每一個(gè)相位中非零濾波器系數(shù)的個(gè)數(shù)； 就是分解出來的多相分量.同樣地，令 P=S/N ，就得到了插值濾波器的多相結(jié)構(gòu)，見式（8）：

根據(jù)式（8）得到 N 相插值濾波器的結(jié)構(gòu)如圖6所示.

多相分解使得運(yùn)算發(fā)生在插值濾波器數(shù)據(jù)率較低的一端，極大降低了濾波器工作時(shí)鐘的頻率，減小了硬件在時(shí)序上的壓力，

2.3改進(jìn)的數(shù)字插值濾波器

由于FIR濾波器的線性相位特性，其系數(shù)具有兩邊對稱的特點(diǎn).以一個(gè)3倍FIR插值濾波器為例：[h₁，h₂，0，h₃，h₄，0，h₅，h₆，0，h₇，h₈，0，h₉，h₁₀，h_c，h₁₀，h₉，] （2 （204號(hào)

原始輸入數(shù)據(jù)插值過程如圖7所示，插值后數(shù)據(jù)率變?yōu)樵瓉淼?倍..

不難發(fā)現(xiàn)該3倍插值濾波器的輸出只有3種類型，這就是該濾波器3相分解，其中每一個(gè)相位分量擁有該濾波器的部分系數(shù)，合起來就是完整的濾波器系數(shù).由于插值的緣故，某一時(shí)刻的輸出只與其中一個(gè)相位分量有關(guān).第一相輸出只與最中間的濾波器系數(shù) h_c 有關(guān).第二相和第三相輸出所涉及的乘數(shù)因子是相同的，由于固定系數(shù)濾波器中乘數(shù)因子以硬件的形式固定在電路中，故對該多路并行插值濾波器中的乘法運(yùn)算資源進(jìn)行復(fù)用.最終得到改進(jìn)插值濾波器結(jié)構(gòu)如圖9所示.

3仿真及分析

采用VerilogHDL語言分別實(shí)現(xiàn)傳統(tǒng)插值濾波器、多路并行插值濾波器、多相插值濾波器及改進(jìn)高速低消耗插值濾波器.選用Questasim仿真環(huán)境分別進(jìn)行仿真，通過Matlab對插值濾波前后的數(shù)據(jù)進(jìn)行頻譜分析.

改進(jìn)插值濾波器仿真結(jié)果如圖10所示，輸出時(shí)鐘 的頻率為輸入時(shí)鐘clkin的3倍，輸出信號(hào)dout的采樣率也是輸入信號(hào) din 采樣率的3倍.圖11為改進(jìn)結(jié)構(gòu)插值濾波器歸一化幅頻響應(yīng)，歸一化頻率以每個(gè)樣本點(diǎn)的弧度（rad/sample）表示，單位為π?rad/sample ，如歸一化頻率為0.5，則每經(jīng)過一個(gè)樣本，信號(hào)的相位變化為 0.5πrad. 根據(jù)信噪比（signal- P求出采樣點(diǎn)信噪比并做歸一化處理，其中 P_s 為信號(hào)功率， P_n 為噪聲功率.然后對改進(jìn)插值濾波器灌入兩種不同頻點(diǎn)的信號(hào)進(jìn)行測試，其輸入輸出數(shù)據(jù)的歸一化SNR見圖12＼～圖15.由于該濾波器輸出信號(hào)信噪比相較輸入基本不變且通帶內(nèi)無旁瓣，說明濾波性能達(dá)到指標(biāo)，其帶寬變?yōu)樵瓉淼?倍，產(chǎn)生2個(gè)由插值引起的鏡像信號(hào)，說明完成了3倍插值.

為了對4種結(jié)構(gòu)插值濾波器的硬件資源消耗情況、功耗、最大工作頻率以及最壞時(shí)序路徑進(jìn)行分析.選用Altera公司CycloneVSoC系列的器件5CSEMA5F31C6作為FPGA，并在Quartus軟件環(huán)境下對4種不同結(jié)構(gòu)的插值濾波器進(jìn)行綜合.

表1對比了4種插值濾波器硬件資源消耗情況，本文提供的改進(jìn)結(jié)構(gòu)對組合邏輯單元的消耗遠(yuǎn)小于傳統(tǒng)結(jié)構(gòu)、多路并行結(jié)構(gòu)及多相結(jié)構(gòu).同時(shí)改進(jìn)結(jié)構(gòu)所占用寄存器數(shù)量較傳統(tǒng)結(jié)構(gòu)減少315，下降比例為 65% ；較多路并行結(jié)構(gòu)減少441，下降比例為 73% ；較多相結(jié)構(gòu)減少64，下降比例為 28% 改進(jìn)結(jié)構(gòu)所占用自適應(yīng)邏輯模塊（adaptivelogicmodule，ALM）的數(shù)量也明顯低于其他3種.結(jié)果表明，改進(jìn)結(jié)構(gòu)插值濾波器對于硬件資源的消耗較其他3種結(jié)構(gòu)有較大幅度改善.

表2列出了4種結(jié)構(gòu)不同時(shí)鐘頻率下的功耗情況.由于傳統(tǒng)結(jié)構(gòu)具有最高的工作時(shí)鐘頻率，因此高時(shí)鐘翻轉(zhuǎn)率引起的高開關(guān)功耗導(dǎo)致其具有4種結(jié)構(gòu)中最高的總功耗.雖然多路并行結(jié)構(gòu)工作時(shí)鐘頻率不算高，但其巨大的硬件資源消耗，導(dǎo)致它的功耗也不低.多相結(jié)構(gòu)在具有低頻工作時(shí)鐘的同時(shí)所消耗面積資源也很小，因此具有4種結(jié)構(gòu)中最低的功耗.由于本文的改進(jìn)結(jié)構(gòu)在多路多相的基礎(chǔ)上對運(yùn)算資源進(jìn)行復(fù)用，導(dǎo)致其部分電路的工作時(shí)鐘頻率高于多相結(jié)構(gòu)，因此其功耗僅略高于多相結(jié)構(gòu).50MHz運(yùn)行頻率下與傳統(tǒng)結(jié)構(gòu)相比減小 7% ，與多路并行結(jié)構(gòu)相比減小 4%

表3給出了不同時(shí)鐘約束頻率下4種濾波器的最大工作頻率 F_max 及最壞時(shí)序路徑延時(shí)Slack，可知傳統(tǒng)結(jié)構(gòu)插值濾波器的最大工作頻率明顯低于其他3種結(jié)構(gòu)；多路并行結(jié)構(gòu)的 F_max 與多相結(jié)構(gòu)和改進(jìn)結(jié)構(gòu)接近； 30MHz 的時(shí)鐘約束頻率下，改進(jìn)結(jié)構(gòu)的最大工作頻率較傳統(tǒng)結(jié)構(gòu)提升了 20.8MHz ，提升比例為 129% ；與多路并行結(jié)構(gòu)相比提升了 4.47MHz ，比例為 13.8% 對應(yīng)地，較高的工作時(shí)鐘頻率導(dǎo)致電路更難滿足時(shí)鐘約束，所以傳統(tǒng)結(jié)構(gòu)具有最大的最壞時(shí)序路徑延時(shí).同時(shí)由于改進(jìn)結(jié)構(gòu)濾波器使用更多的選擇器來實(shí)現(xiàn)運(yùn)算資源的復(fù)用，改進(jìn)結(jié)構(gòu)插值濾波器的Slack較多相結(jié)構(gòu)略微增大.

綜上所述，多路并行結(jié)構(gòu)雖然有效降低了傳統(tǒng)結(jié)構(gòu)的高工作時(shí)鐘頻率，但其資源消耗依然龐大，相比之下，多相結(jié)構(gòu)在保持多路并行結(jié)構(gòu)優(yōu)勢的基礎(chǔ)上，顯著減少了資源消耗.本文提出的改進(jìn)結(jié)構(gòu)不僅克服了傳統(tǒng)結(jié)構(gòu)在高工作頻率方面的限制，而且在時(shí)鐘性能上實(shí)現(xiàn)了比多相結(jié)構(gòu)更進(jìn)一步的提升，同時(shí)顯著降低了硬件資源的開銷.

4結(jié)論

本文提出了一種基于運(yùn)算資源復(fù)用的改進(jìn)數(shù)字插值濾波器，其在多相結(jié)構(gòu)的基礎(chǔ)上對核心運(yùn)算資源進(jìn)行復(fù)用以避免不必要的硬件資源開銷.通過Questasim進(jìn)行仿真后，用Matlab對插值濾波器的性能進(jìn)行分析，并在Altera公司提供的型號(hào)為5CSEMA5F31C6的FPGA開發(fā)板上完成4種結(jié)構(gòu)插值濾波器的電路實(shí)現(xiàn)，使用Quartus軟件分別對其進(jìn)行綜合測試，并對4種結(jié)構(gòu)的硬件資源開銷、功耗、最大工作頻率及最壞時(shí)序路徑進(jìn)行分析對比.實(shí)驗(yàn)結(jié)果表明：改進(jìn)結(jié)構(gòu)濾波器的最大工作時(shí)鐘頻率高于傳統(tǒng)結(jié)構(gòu)、多路并行結(jié)構(gòu)和多相結(jié)構(gòu)，功耗也要低于傳統(tǒng)結(jié)構(gòu)、多路并行結(jié)構(gòu)，本文提出的改進(jìn)插值濾波器保留了多路多相工作時(shí)鐘頻率低這一優(yōu)點(diǎn)，明顯降低了硬件資源的消耗，更加適合高速高性能數(shù)據(jù)轉(zhuǎn)換器芯片的集成應(yīng)用.

當(dāng)前，該結(jié)構(gòu)面臨的主要挑戰(zhàn)是其最壞時(shí)序路徑的延時(shí)問題.在未來的工作中，我們可以通過以下策略來優(yōu)化這一問題：首先，對時(shí)序約束進(jìn)行細(xì)致的調(diào)整；其次，考慮在關(guān)鍵路徑中引入寄存器，以降低組合邏輯的延時(shí).這些方法有望有效減少最壞時(shí)序路徑的延時(shí)，從而提升整體性能.

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