６５納米以下工藝的可制造性設計考慮

半導體產業每次向更高級的設計工藝流程及生產技術過渡過程中，都會經歷一次在范圍更深、更廣和更高性能的轉型。如今，隨著業界向65納米及以下級別的更高納米技術發展，確保投片成功的傳統手段很快就開始不適應結構設計越來越高的需求。業界正在進入一個朝著可制造性考慮設計轉型的關鍵時期，需要在設計方法上有一次突破，以實現新一代納米級集成電路(ICs)的成功。

半導體生產技術的每一次重要進化都會給集成電路設計者帶來一系列越來越艱難的挑戰。多年以來，結構設計面臨的最大挑戰都是圍繞于基礎領域和電性需求。但隨著越來越精密的設計和生產技術讓半導體公司能夠在更小的面積上實現更大、更復雜、更快的電路，集成電路設計者開始發現，設計后期階段對電路性能的決定作用越來越大。結構設計的決定因素如容性耦合和信號集成在前幾代技術中一般都是次要考慮因素，而如今它們開始在主流設計中對性能起到主要影響作用。從而使布線后寄生元件提取的詳細分析成為主流時序確認流程的必要工作。

向更高級納米技術的過渡同樣采用了類似的模式，不過復雜度更高：在65納米級以上大多可被忽略的生產因素影響，對于65納米及以下級別會變得越來越突出。在這樣高級的幾何尺寸下，平坦化化學機械拋光(CMP)可能會磨損比周圍絕緣電阻材料較為柔軟的銅線頂部。結果銅線厚度和響應時間即便是在同一個裸片上也會有極大不同。過去生產工程師會通過金屬填充和切縫切削等方式設法減輕CMP的影響，然而在更高的納米幾何尺寸下，這些調整措施會因為對耦合效應影響的加大而嚴重影響電路性能。

同樣，在這種幾何尺寸下需要的更強的解析度增強法(RET)提高了電路性能的生產影響。即使是在當今的主流幾何尺寸下，芯片結構也小于硅光刻使用的193納米光波源，這就需要光學鄰近矯正法(OPC)和相移光罩(PSM)來補償因次波長衍射導致的失真。生產商一般只要將這些技術應用于180納米設計的兩個層面，而65納米設計的所有層面都需要矯正——算起來大概有35個要使用新興的工藝技術。至于CMP，生產商可以將這些矯正手段用于上一代的設計品而無需擔心影響性能。而對于更高的納米級別設計，在整個設計過程中需要仔細考慮系列RET矯正的影響。采用了新的技術，工程師可以研究光刻在版圖設計方面的影響，在制作光罩之前交互摸索不同的RET方法。使用加密晶片處理數據的工藝模型文件進行光刻影響的詳細模擬，在不危及機密生產資料安全的情況下，提供光刻結果的精確預測。通過這種手段，設計團隊可以制造出無光刻影響的版圖，降低光刻相關的重新投片風險。

如今設計師需要采用與用于時序收斂相同的方法處理生產影響，在每個模塊設計周期的早期預測其影響。可制造性設計(DFM)和良率導向設計(DFY)策略應該貫穿于整個設計流程，包括綜合、布局、布線、布線優化和完成階段。相反地，補償CMP和光刻影響的設計改良也應該對設計意圖有更清晰的把握，例如發現一些關鍵途徑以降低因信號集成和時序問題而出現新缺陷的可能性。

設計和生產之間的互相影響趨勢越來越明顯，這進一步反映了半導體公司和晶圓廠之間的天然關系。晶圓廠如今在必須規則的基礎上增加了可選規則，這可以幫助半導體生產商充分發揮新工藝技術的潛力。對設計師來說，通過采用推薦的規則帶來可能的良率提升，以平衡傳統目標成為挑戰所在。因為每個晶圓廠和工藝都有不同的整套規則，在生產約束越來越多的情況下，精確預測電路性能的需求使得這樣的挑戰更加復雜。

雖然生產對設計產品的性能影響越來越大，出于可制造性考慮的設計方法，其經驗意義更加重大，已經不僅僅是將一大堆的生產數據進一步反饋到前端設計階段。實際上，最有效的手段是僅僅將足夠的生產工藝的信息返回到前端設計階段。這種手段將會讓設計師更加了解對后端設計制造階段的影響，而無需成為后端技術的專家。這樣，新穎的建模法將會適應信息抽取的程度，總是提供設計品“剛好夠用”的信息，以滿足集成電路設計各個階段的特殊需求。在設計初期，這些模型提供了足夠的細節以加速初期策劃和評估。隨著設計過程逐漸接近生產階段，這些模型會適時提供新的所需細節，用以對性能和良率進行更精確的預測。

為了達到這種平穩的制造性考慮設計流程，設計師將需要設計專為單一體系準備的工具，以緩和設計和生產有時候會出現的需求沖突。業界開始采用的新技術使得這種設計和生產間的平衡成為可能，半導體公司不僅可以在向更高級納米技術的轉型中生存下來，還可以全面發揮新興制造技術的潛力。